基于 RICS-V 架构的单周期处理器设计（含所有格式指令）—— 控制信号选取及代码结构分析

一、概述

  上一篇博文中我们对整个 CPU 的逻辑部件进行了概述（这里是传送门），在这篇博文里会继续分析对于 CPU 实现指令的选取，以及选取后各个部件的控制信号选取，并提供核心示例代码和整个系统的源码。

  博客内所有文章均为 原创，所有示意图均为 原创，若转载请附原文链接。

二、设计过程

2.1 选取指令

  该 CPU 设计以实际的 RISC-V 指令系统 RV32I 为基准，选取指令集六种指令格式中具有代表性的九条指令来进行实现，六种指令格式如下所示。

  其次选取的九条指令如下表所示：

2.2 指令功能简述

2.3 设计过程概述

• 第一步：分析每条指令的功能；
• 第二步：根据指令的功能给出所需的元件，并考虑如何将它们互连；
• 第三步：确定每个元件所需控制信号的取值；
• 第四步：汇总所有指令涉及的控制信号，生成反映指令与控制信号之间的关系表；
• 第五步：根据关系表，得到每个控制信号的逻辑表达式，据此设计控制电路；

2.4 扩展码取值

  示意图如下：

2.5 三种 ALU 操作信号

2.5.1 操作信号取值

2.5.1 操作信号编码

2.6 控制信号取值

三、代码实现

3.1 扩展码取值

  这里只列出立即数扩展的 Verilog 表达式，对于每个具体指令的立即数扩展格式可参照上方其对应的指令格式。

// ie.v
case(ext_op)
	3'b000: begin // ori lw immI
    	imm <= {
   {
   20{
   instr[31]}} , instr[31:20]};
    end
    3'b001: begin // lui immU 
    	imm <= {
   instr[31:12], 12'b0};
    end
    3'b010: begin // sw immS
        imm <= {
   {
   20{
   instr[31]}}, instr[31:25], instr[11:7]};
    end
    3'b011: begin // beq immB
        imm <= {
   {
   20{
   instr[31]}}, instr[7], instr[30:25], instr[11:8]