基于Montgomery算法的高速、可配置RSA密码IP核硬件设计系列博文

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原创声明:本系列所有的博文都是本人参考相关的文献资料后,独立撰写,经过重新组织语言后,编写本系列博文,如需转载,请注明转载出处,否则追究其相关责任。

声明:本系列博客主要基于FPGA进行相关的硬件设计,也可以采用ASIC,对于硬件初学者来说,是一个很值得学习的地方,包括第八部分相关的加法器的实现;一些算法的硬件实现;一些随机数的产生;抵抗侧信道攻击的算法;SOC相关的AXI总线等;一些密码学的相关知识,如大数模乘、模幂。相关的软件的使用,如Vivado,Verdi,VCS等,语言的掌握,如Verilog,Python,SystemVerilog,C等(本项目虽有相关的UVM验证平台的搭建,但是本系列博文不涉及相关的验证部分的内容)。

下面给出各个部分的传送门

基于Montgomery算法的高速、可配置 RSA密码IP核硬件设计系列(一)——总体方案设计
基于Montgomery算法的高速、可配置 RSA密码IP核硬件设计系列(二)——模乘模幂设计方案
基于Montgomery算法的高速、可配置 RSA密码IP核硬件设计系列(三)——抵抗侧信道攻击设计方案
基于Montgomery算法的高速、可配置 RSA密码IP核硬件设计系列(四)——数字模块的总体实现方案
基于Montgomery算法的高速、可配置 RSA密码IP核硬件设计系列(五)——模幂模块(抵抗侧信道攻击)模块的设计实现方案
基于Montgomery算法的高速、可配置 RSA密码IP核硬件设计系列(六)——模乘模块的设计实现方案
基于Montgomery算法的高速、可配置 RSA密码IP核硬件设计系列(七)——模乘内部各个模块的设计实现方案
基于Montgomery算法的高速、可配置 RSA密码IP核硬件设计系列(八)——相关算法的软件实现完结

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