技术之外（01）我的 2023 之数字 IC 设计工程师的一天是怎样的-CSDN博客

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技术之外

01 我的 2023 之数字 IC 设计工程师的一天是怎样的

新芯设计：专注，积累，探索，挑战

文章目录

技术之外
01 我的 2023 之数字 IC 设计工程师的一天是怎样的

🌏 一、引言

2023 已经结束，迎接的是新的 2024，这里简单总结一下《我的 2023 之数字 IC 设计工程师的一天是怎样的》

NOTES1：本文源自《CSDN 年度征文 | 2023 我的编程之旅》创作活动

NOTES2：本文来自于《技术之外》非技术专栏

🌏 二、日程（2023）

✅ 早上 8:00 起床⏰，天刚蒙蒙亮🌞，朴实无华的 IC 打工人就带着睁不开眼的👀去刷牙🪥了，然后上厕所，晾衣服，穿鞋子，梳个头，喝口水，收拾完东西就出门了！

✅ 早上 8:30 左右出门，最近一直步行上班💼，不仅积极响应国家低碳生活宗旨，同时还能够锻炼自己的身体，一趟下来估计要步行 20 分钟左右！路上还是无比的悠闲自在！

✅ 早上 8:50 到达，步行🚶到了公司附近，就找了一家早餐店吃了起来，通常我都是吃的面条🍜，热乎乎的，能够让我依旧朦胧的睡意🥱瞬间清醒！

✅ 早上 9:10 开始办公，到了公司工位💺，热水加满，泡个咖啡☕，查看邮件📧，立刻工作。今天工作的安排已经刻在心里了，这是每天上班前就都会自己安排计划好了，技术人要有技术人的修养！工作期间，中间多多喝水，多多上厕所，希望能够让自己多活几年呗🥺

✅ 中午 12:00 吃午饭，午饭每天都差不多，但是确实非常开心的时候，既能好好休息又能暴饮暴食，吃完午饭，散散步，然后刷刷手机，然后工位午休，如果有病的话也会记得午休前按时吃药💊

✅ 中午 13:30 午休完毕，说实话，我想继续午休着可惜大家都起来了，我就也从不赖着！漫长的下午是一天最难受的时候。大部分是开会沟通+读写文档+设计代码+DEBUG+++。当然，如果工作内容非常有趣的话，也是非常享受的，时间过的非常快的。同样，下午也要记得多喝喝水多上厕所🚽

// 简单的卷积神经网络 IP 之缩放层 IP 的 Verilog HDL 代码设计:
module aiip_resize_fsm
(
    input  wire       i_clk             ,
    input  wire       i_rst_n           ,
    input  wire       i_data_valid      ,
    input  wire [4:0] i_stage_cnt_done  ,
    input  wire       i_total_cnt_done  ,
    output reg        idle_state        ,
    output reg        pre_buffer_state  ,
    output reg        cal_valid_state   ,
    output reg        point_jump_state  ,
    output reg        line_jump_state   ,
    output reg        o_stage_cnt_start ,
    output reg        o_total_cnt_start ,
    output reg        o_cal_valid
);

parameter    UDLY       = 1      ;
localparam   IDLE       = 4'b0000; // Idle and End
localparam   PRE_BUFFER = 4'b0001; // First Buffer
localparam   CAL_VALID  = 4'b0010; // Valid_Calculate_Data
localparam   POINT_JUMP = 4'b0100; // Point Jump
localparam   LINE_JUMP  = 4'b1000; // Line Jump

reg [3:0] fsm_cs;
reg [3:0] fsm_ns;

always @(posedge i_clk or negedge i_rst_n) begin
    if(!i_rst_n)
        fsm_cs <= #UDLY IDLE;
    else
        fsm_cs <= #UDLY fsm_ns;
end

always @(*) begin
    case(fsm_cs)
        IDLE      : fsm_ns = i_data_valid        ? PRE_BUFFER : IDLE      ;
        PRE_BUFFER: fsm_ns = i_stage_cnt_done[0] ? CAL_VALID  : PRE_BUFFER;
        CAL_VALID : fsm_ns = i_stage_cnt_done[4] ? LINE_JUMP  :
                             i_total_cnt_done    ? IDLE       :
                             i_stage_cnt_done[1] ? POINT_JUMP : CAL_VALID ;
        POINT_JUMP: fsm_ns = i_stage_cnt_done[2] ? CAL_VALID  : POINT_JUMP;
        LINE_JUMP : fsm_ns = i_total_cnt_done    ? IDLE       :
                             i_stage_cnt_done[3] ? CAL_VALID  : LINE_JUMP ;
        default   : fsm_ns = IDLE;
    endcase
end

always @(*) begin
    o_stage_cnt_start= 0;
    idle_state       = 0;
    pre_buffer_state = 0;
    cal_valid_state  = 0;
    point_jump_state = 0;
    line_jump_state  = 0;
    o_total_cnt_start= 0;
    o_cal_valid      = 0;
    case(fsm_cs)
        IDLE      : begin idle_state      =1; o_stage_cnt_start=0; o_total_cnt_start=0; o_cal_valid=0; end
        PRE_BUFFER: begin pre_buffer_state=1; o_stage_cnt_start=1; o_total_cnt_start=0; o_cal_valid=0; end
        CAL_VALID : begin cal_valid_state =1; o_stage_cnt_start=1; o_total_cnt_start=1; o_cal_valid=1; end
        POINT_JUMP: begin point_jump_state=1; o_stage_cnt_start=1; o_total_cnt_start=1; o_cal_valid=0; end
        LINE_JUMP : begin line_jump_state =1; o_stage_cnt_start=1; o_total_cnt_start=1; o_cal_valid=0; end
        default   : begin end
    endcase
end

endmodule

✅ 下午 18:00 工作完毕，准备吃晚饭🥣！！！同样的，最爽的时间段（我就是个吃货，身体健康，吃最简单）吃完晚饭逛逛，散散步，能够活久一点是一点

01 简单的焖饭