【数字IC/FPGA】百度昆仑芯手撕代码--累加器

题目

已知一个加法器IP，其功能是计算两个数的和，但这个和延迟两个周期才会输出。现在有一串连续的数据输入，每个周期都不间断，试问最少需要例化几个上述的加法器IP，才可以实现累加的功能。

分析

由于加法器两个周期后才能得到结果(再将该结果作为加法器的输入进行累加)，因此，如果只使用一个加法器，就会有一半的数据被丢失。解决方法是例化两个加法器IP，第一个加法器负责第奇数个输入数据的累加，第二个加法器负责第偶数个输入数据的累加，最后再例化一个加法器，将这两个加法器的累加结果相加。

代码实现

加法器代码（延迟2个周期输出）：

`timescale 1ns / 1ps
//
// Company: 
// Engineer: 
// <