FPGA、数字IC系列（1）——乐鑫科技2021数字IC提前批笔试

整理乐鑫科技2021届招聘的数字IC提前批笔试题，并做了部分答案和解析，有问题的地方欢迎一起探讨。

FPGA、数字IC系列（2）——电子科大与北航部分Verilog题目与解析

一．单选题

1.关于跨时钟域电路的设计，以下说法正确的是:
A: 信号经两级D触发器同步后即可进行跨时钟域传递
B: 跨时钟域电路存在亚稳态风险，最好避免使用
C: 跨时钟域电路中一定存在亚稳态
D: 采用单一时钟的电路也可能产生亚稳态

答案：B 或 D（答案暂不确定）
解析：
4 种方法跨时钟域处理方法
（1）打两拍,两级触发器同步——单bit数据跨时钟域处理，适用于慢时钟域数据到快时钟域；
（2）异步双口RAM（异步FIFO可以实现同样效果）——多bit数据跨时钟域处理；
（3）格雷码转换；
（4）加握手信号。

A：不一定，跨时钟域时一般可以使用两级D触发器对信号“打两拍”，有时需要打多拍，但是并不能按照A的说法去说。（注：两级并不能完全消除亚稳态危害，但是提高了可靠性，减少其发生概率。总的来讲，就是一级寄存器发生亚稳态的概率很大，三级及以上改善不大。）
B：亚稳态出现场景：异步信号检测、跨时钟域信号传输以及复位电路，最好避免使用，但多数情况下无法避免；
C：概率问题，可能出现，并非一定。
D：只要系统中有异步元件，亚稳态就是无法避免的，亚稳态主要发生在异步信号检测、跨时钟域信号传输以及复位电路等常用设计中。亚稳态产生原因是建立时间setup或保持时间hold不满足，单路时钟也有可能不满足，此处有争议。

2.若要将异或非门当作反相器(非门)使用，则输入端A B端的连接方式是()
A:A或B中有一个接“0”
B:A和B并联使用
C:A或B中有一个接"1”
D:不能实现

答案：A
解析：1与0异或非为0，0与0异或非为1，有一个接0后相当于非门；
1与1异或非为1，0与1异或非为0，有一个接1后相当于寄存器；

3.以下代码综合出来的D触发器的D端逻辑表达式为:

always @( posedge clk or negedge rst_n)
if(~rst n)
	q<= 1'b0;
else if(set)
	q<= 1'b1