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RSS订阅原创 蓝桥杯FPGA赛道积分赛
代码如下： 按键驱动 代码如下 按键驱动代码如下： 顶层文件 按键驱动数码管驱动 声明：本代码借鉴网络资料，如有侵权和错误请联系作者删除。我是从寒假开始备赛的，由于我基础不行，备赛过程中也是混混呃呃的，备赛效率不高，总体来说备赛不认真，有点拖拉，但是最后我也坚持备赛到了今天，在备赛过程中，即复习了旧的东西，也学到了新的东西，总结起来还是有点收获的，后天北京、天津、河北地区就要进行省赛了，我会全力以赴，不管结果怎么样，尽力就好，最后祝大家都能
2025-05-08 10:07:41
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原创 verliog实现cmi编码
编码规则：CMI 编码将二进制 “0” 码编为 “01”，二进制 “1” 码交替地编为 “11” 和 “00”。例如，对于二进制序列 1011001，经过 CMI 编码后变为 00010011010100。特点有同步信息：CMI 码属于二电平不归零码，由于编码后 “1” 码对应两个不同的码组，“0” 码对应固定码组，因此接收端可以通过检测 “1” 码的不同码组来提取同步信息，具有良好的同步性能。误码检测能力：CMI 码具有一定的误码检测能力。
2025-03-26 17:04:36
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原创 ADC081C021的使用方法
adc081c021是一款 8 位、I2C 接口的模数转换器（ADC）。adc081c021I2C 地址adc081c021的 I2C 地址为0x50（7 位地址）。数据传输速率：标准模式（100 kbps）或快速模式（400 kbps）。通信流程起始条件：主机发送起始条件（START）。发送地址：主机发送 7 位设备地址（0x50）和读写位（0表示写，1表示读）。应答：从机（adc081c021）发送应答信号（ACK）。发送命令：主机发送命令字节（例如，启动转换命令）。读取数据。
2025-02-27 10:54:36
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原创 基于FPGA的DDS设计
在时钟脉冲的控制下，频率控制字K有累加器累加得到相应的相码，相码寻址ROM进行相码-幅码变化输出不同的幅度编码，再经过数模变化器得到相应的阶梯波，最后经过低通滤波器对阶梯波进行平滑，即可得到由频率控制字K决定的连续变化的输出波形。说明：作者水平有限，若有错误请私信作者指出，或在评论区指出，此文章借鉴其他资料，若有删侵权，请联系删除。DDS的波表ROM可由matlab生成，最终生成的ROM文件如下。分析：随着输出频率的升高，波形开始失真，但是输出的频率是对的。生成的RTL视图如下。
2025-01-13 10:41:22
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原创 基于FPGA的车道识别硬件加速
打开embedded文件夹，启动Embedded_Command_Shell.bat文件，用“cd /cygdrive/D/QuartusII_18.1_Std/hld/board/de10_nano/test/Exercise_3/design_files/part2”转到有host的文件夹目录下，用“make”命令进行编译，在该目录下的bin文件夹中生成linedetect，如下图所示。方法一：在一个较高的目录下，修改属性，加上直接去掉只读属性即可，选中包括子目录。
2025-01-12 22:17:15
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原创 基于matlab的5g通信系统的建模与仿真
首先需要设置宏基站和小基站的发射功率，宏基站的发射功率 (P_T_mcro)为 43dbm,小基站的发射功率（P_T_small）为 33dbm,路径损耗指数 n 设为 3.5，参考路径损耗（PL_0）设置为 30dbm,噪声功率(No)设置为-104dbm, 信道带宽（B）设置为 10MHZ，基于以上设置的基本参数结合第一问建立的模型， 可以计算机出宏基站与用户的距离，其计算公式如下。求得宏基站和小基站的坐标后，此时需要设置在此系统中用户的数量为 50 个用户，用户的的坐标可以通过下面的公式求 出。
2025-01-12 21:33:56
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原创 基于FPGA的数字计时器
本步骤的目标如下：1.让FPGA上的数码管每隔1秒钟全部点亮或熄灭2.应该看到4个“8”在闪烁3.验证了FPGA的管脚和数码管的连接是好的4.本阶段使用原理图的完成设计首先需要需要设计一个模块，此模块的功能为利用50M的时钟。经过分频产生1Hz的时钟然后，利用1Hz的信号不断翻转高低电平，然后把此信号输出给七段数码管的全部引脚，实现上述功能的代码如下然后把此代码综合为一个器件，接着创建一个顶层文件BDF，设计顶层文件如下图所示接着设计管教约束如下图所示此步骤的RTL图如下图所示。
2024-11-25 23:02:23
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原创 FPGA入门实验3-6
计数值的高7位连接ROM的地址线，低2位悬空，相当于把把计数值左移了两位，所以计数最大值是512，当计数间隔为1时，此时输出的正旋波频率最低为50Mhz/12，关系表达f1=fsys*CNT/512.4-7译码器更改为输出为8位的4-8译码器，输出的最高位用来显示数码管的小数点，其小数点如下图所示。将后级的计数器增加两个输入控制端口，分别为暂停和清零功能，分别由外部按键输入控制，其代码如下图所示。在原有的移位寄存器中，增加多一个输入端口，输入信号为按键信号，用来控制移动的方向，设计的BPF文件如下图所示。
2024-11-12 20:53:21
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原创 FPGA入门实验一到实验三
运行仿真，把波形时域展宽，可以看到，3和4之间还有5， 而2、3之间没有别的数目，因为过渡状态的原因。从3过度到4，二进制代码从011到101到100，而2到3可以直接从010到011。结果·：频率太高，看不出灯在闪烁，灯一直常亮。问题：观察毛刺，为什么会有毛刺？signaltap抓取结果。28译码器的代码如下图所示。0-17的计数器代码如下。signaltap抓取图。BDF文件如下图所示。
2024-11-06 23:00:30
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原创 AU音频实验总结2
生成谐波多音信号时间长度2s基频1KHz基频加2345次谐波基频和各次谐波的幅度均为-20dB用图形滤波器对多音信号滤波低通滤波通带2KHz，增益0dB阻带4KHz，增益-50dB。
2024-10-20 17:54:03
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原创 AU音频实验学习总结1
对于乐器演奏声音而言，线性失真可能会导致某些音符或频率的不平衡，而非线性失真则可能引入额外的谐波，改变乐器的原始音色。通过查看不同频率处的振幅来识别音符的频率成分。当信号发生突变，如从一个频率突然跳变到另一个频率，这种不连续性会在信号的频谱中产生额外的频率成分，这些额外的频率成分可能表现为谱峰。则是指在信号处理过程中，输出信号与输入信号不成线性关系，产生新的频率分量，改变了原信号的频谱。主要指的是信号在处理过程中，不同频率分量的增益或相位发生变化，但输出信号中不产生输入信号中没有的新频率分量。
2024-10-20 16:14:06
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原创 Verilog学习阶段性总结
设计复杂的计数器，带有多种信号，其中同步清零CLR的优先级最高，使能EN次之，LOAD最低。通过比较八位带D触发器与不带D触发器的波形仿真图，可以观察到毛刺减少。设计一个用于识别2进制序列“1011”的状态机。作者水平有限，如有错误请在评论区指出。RTL中的状态转移图。
2024-10-20 12:28:03
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空空如也
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