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RSS订阅原创 DC综合_lab7
Lab7 主要围绕具有特定复杂约束条件的设计展开，包括时钟、输入输出延迟、外部负载等方面的约束设定与分析，旨在让学习者掌握处理复杂约束设计的综合技术。能够对包含正沿和负沿触发寄存器、输入 / 输出由多条路径驱动 / 捕获、外部输入 / 输出路径具有非默认延迟以及输入驱动器扇出到额外外部负载等情况的设计进行约束。完成约束设计的编译，并理解时序报告中的条目与其相应约束的关系。
2025-04-24 10:26:42
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原创 DC综合_lab5
STOTO 设计包含多个模块，如 INPUT、MIDDLE、PIPELINE、DONT_PIPELINE、GLUE、ARITH、RANDOM、OUTPUT 等，通过特定的连接关系构成整体设计，这些模块之间会协同工作。例如在数据处理过程中，数据在不同模块间流动，经过一系列的逻辑操作（如 MIDDLE 模块可能涉及的逻辑处理，PIPELINE 模块中的流水线操作等），最终产生输出结果。模块之间的连接和交互方式决定了数据的流向和处理流程。
2025-04-24 10:26:07
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原创 DC综合_lab4
使用 source、report_port -v、report_design指令来应用并验证约束和属性，必要时进行纠正。用write_script指令写出约束文件，与.solutions/MY_DESIGN.wscr进行比较。根据提供的设计图和规范定义DC的环境属性，将属性用于设计，并验证应用了的属性。整个流程如上图所示。
2025-04-24 10:23:46
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原创 2025.4.2 从图结构txt到GNN4模型
已经有图表示文件（4个txt文件），明确GNN4的关键处理过程是哪些，输入到哪又进行了哪些处理；自己从GNN4中应该提取哪些数据；如何从网表和PT时序报告中映射单元和实例名编号；最终如何提取出时序路径信息。
2025-04-19 10:20:13
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原创 2025.3.28 从DC到.V网表文件梳理
1) 用14nm FinFET工艺，跑SPICE模型搞出来的标准单元库，有三个：Fresh(未考虑老化等影响)、Variatiob-lib(工艺变化库)、(Aging)老化库。就main.py而言：模型评估结果MAE（平均绝对误差）、百分比误差、RMSE（均方根误差），但是没有显示的输出文件，结果会以两种方式显示：日志文件、控制台的输出。存储综合后的门级网表、时序约束、优化信息等，供后续工具（如 PrimeTime、IC Compiler）使用。记录综合过程中对设计的修改（如逻辑优化、门控时钟插入）。
2025-04-01 20:48:24
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原创 DC综合_lab3
1. 什么是设计规范：设计规范是对设计中各种时序和约束相关参数的详细定义，用于指导设计人员创建准确的时序约束文件。2. 时钟定义相关规范：时钟频率、外部时钟发生器延迟（source latency）p108、时钟插入延迟、时钟建立裕量（setup margin）p18等，下面给出一个实际例子。这样一看时钟定义规范也有点类似于配置STA环境，即告诉设计人员这个时钟有一些物理上需要遵守的特性。书上第七章有相关内容3. 寄存器建立时间规范p34。
2024-11-14 16:09:18
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原创 DC综合_lab1_Task1~Task8
主要聚焦于对 Design Compiler 设置文件的检查与修改，以确保工具在后续设计综合流程中能正确调用所需的库文件和技术数据列出与 Synopsys 相关的设置文件，如和。这个common_setup.tcl文件包含用户定义变量，它指定了技术文件与文件名称，这些变量将会在dc_setup.tcl文件中使用。2. 编辑文件：打开文件，需要根据那个表格将相应的变量设置为正确的值，使 Design Compiler 在后续操作中能够准确找到所需的各种资源，从而顺利进行设计综合流程。
2024-11-14 16:09:11
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原创 DC逻辑综合-梳理
1）设置综合环境，准备设计文件（一般为HDL文件）:推荐参数化环境变量的配置，目录结构的设置，文件的管理，2）指定综合的库文件（对应lab1_Task2的流程）：链接库（link library） 、目标库（target library） 、符号库（symbol library）、综合库（synthetic library）3）读取RTL（对应lab1_Task3的流程。
2024-11-14 16:09:06
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空空如也
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