Thomas-w-CSDN博客

原创【Verilog基础】14.编码器和译码器

编码器和译码器

2022-09-03 15:46:37 3085

原创【Verilog基础】13.状态机

状态机

2022-09-03 11:25:36 854

原创【Verilog基础】12.串并转换

串并转换

2022-09-03 09:55:46 1964

原创【Verilog基础】11.部分模块代码

部分模块代码

2022-09-02 13:51:48 2238 1

原创【Verilog基础】10.偶分频和奇分频

分频

2022-09-01 21:30:26 1659

原创【Verilog基础】8.加法器

加法器

2022-09-01 20:06:41 2855

原创【Verilog基础】7.计数器

计数器

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转载【UVM基础】寄存器前门访问和后门访问的实现

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原创【UVM基础】关于lock_model

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原创【VCS仿真错误解决】VCS-MX build is required

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2022-08-12 17:13:50 1691 4

转载 DVT使用教程

DVT使用教程

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原创【UVM基础】7、寄存器模型

寄存器模型

2022-08-04 14:30:47 3973

原创【UVM基础】6、sequence和sequencer相关宏

sequence和sequencer相关宏

2022-08-03 16:24:52 1632

原创【UVM基础】5、sequence、sequencer、item、driver

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2022-08-02 15:20:41 1839 1

原创【UVM基础】4、通信

通信

2022-08-01 13:58:02 877

原创【UVM基础】3、核心基类和机制

核心基类和机制

2022-07-31 19:03:44 831

原创【UVM基础】2、组件家族

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原创【UVM基础】1、工厂机制和覆盖方法

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2022-07-30 21:21:05 963

原创【数字IC快速入门】QuestaSim使用

QuestaSim使用。记录一下方便参考

2022-07-27 20:03:18 953

原创 Questasim Error（vsim-12110）

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原创【SystemVerilog项目实践】7.AHB-SRAMC（编写Systemverilog Testbench-3）

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原创【SystemVerilog项目实践】6.AHB-SRAMC（编写Systemverilog Testbench-2）

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原创【SystemVerilog基础】10.new()和new[]

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原创【SystemVerilog项目实践】4.AHB-SRAMC（验证计划）

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转载【数字IC快速入门】Makefile脚本了解

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原创【SystemVerilog项目实践】3.AHB-SRAMC（APB总线）

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转载虚拟机VMware Tools安装

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原创【数字IC快速入门】linux基本操作

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原创【SystemVerilog项目实践】2.AHB-SRAMC（AHB总线协议）

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原创【SystemVerilog项目实践】1.AHB-SRAMC（AMBA总线简介）

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原创【Verilog基础】6.符号扩展、同步/异步、阻塞/非阻塞

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2022-07-16 22:15:40 3001

原创【SystemVerilog基础】9.功能覆盖率

绿皮书第九章的内容

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原创【SystemVerilog基础】8.OOP

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原创【SystemVerilog基础】7.线程

绿皮书第七章内容

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原创【SystemVerilog基础】6.随机化

绿皮书第6章内容

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原创【SystemVerilog基础】5.类

绿皮书第五章内容

2022-07-06 21:55:04 1410 1

原创【UVM练习】实验lab5

uvm_lab5

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原创【SystemVerilog基础】4.测试平台和连接设计

绿皮书第四章内容

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原创【UVM练习】实验lab4

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空空如也

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