FPGA — BRAM 队列实践

使用软件： Vivado
开发板： EGO1采用Xilinx Artix-7系列XC7A35T-1CSG324C FPGA

功能描述

数码管3位显示数字，可以按键输入在数码管显示，队列结构，当队列满了之后，再按键时，将从队列头开始修改成当前输入的值。
如下图所示：刚开始是0 0 0，
输入4之后变为4 0 0，
再输入3和2变为4 3 2
输入1之后变为 1 3 2
如此循环替换

功能实现

1. 添加BRAM的IP

采用双端口，从A端口输入数据，B端口读出数据
其设置如下所示：
基础设置：

端口A设置：
端口B设置：

2. 数码管显示

采用先前代码，将输入数据位数进行修改，生成IP核以备调用。

3. 时钟分频

采用参数化设计模块，实现代码复用
divclk代码如下：

`timescale 1ns / 1ps
//
// Company: 
// Engineer: 
// 
// Create Date: 2022/10/20 19:39:34
// Design Name: 
// Module Name: divclk
// Project Name: 
// Target Devices: 
// Tool Versions: 
// Description: 
// 
// Dependencies: 
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
//


module divclk(clk,reset_n,clk_out);
input clk;
input reset_n;
output clk_out;
reg[31:0] cnt=0;
reg clk_out=0;
parameter CNT=1000000; //周期20ms = 50Hz   cnt=100000000/50/2=1000000
always@(posedge clk or negedge reset_n)
begin
    if(!reset_n)//复位
        cnt<=0;
    else if(cnt==CNT)
    begin
        cnt<=0;
        clk_out=~clk_out;
    end
    else
        cnt=cnt+1'b1;
end

endmodule

对其复用：
使用defparam来重新定义divclk中的初始参数CNT，实现代码复用

4. 按键消抖

使用前面按键消抖模块的代码即可实现

5. 顶层设计

`timescale 1ns / 1ps
//
// Create Date: 2022/10/20 19:37:03
// Revision 0.01 - File Created
// Additional Comments:
// 
//


module top_moudle(clk,reset_n,btn,seg,seg1,an,led);
input clk,reset_n;
input[4:0] btn;//按键
output[7:0] seg,seg1,an;
output[4:0] led;
reg[4:0] led;