数字设计 FPGA 应用,数字设计 FPGA 应用,第四章时序逻辑设计和实现,课程设计性质的作业题1
第一题:构建工程,实现计数器 74HC163,编写仿真代码进行测试,将该工程并生成 IP 核。(必须)
使用软件: Vivado
开发板: EGO1采用Xilinx Artix-7系列XC7A35T-1CSG324C FPGA
74HC163
74x163及其功能真值表
代码实现
1. verilog代码
`timescale 1ns / 1ps
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// Module Name: v_74x163
// Revision 0.01 - File Created
// Additional Comments:
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module v_74x163(clk,clr_l,ld_l,enp,ent,d,q,rco);
input clk,clr_l,ld_l,enp,ent;
input[3:0] d;
output[3:0] q;
output rco;
reg[3:0] q