【时序约束】关于设置FALSE PATH

DC综合，timing exception，set_false_path，set_disable_timing，set_multicycle_path

时钟(真实或虚拟)源的名称或连接到时序元件的时钟引脚的网络、时钟标记(由时钟约束的- tag参数指定)、主设计单元、触发器输出网络、源的主设计单元的端口或输入/输出端口。时钟(真实或虚拟)源的名称或连接到时序元件的时钟引脚的网络、时钟标记(由时钟约束的- tag参数指定)、主设计单元、触发器输出网络或目的主设计单元的端口的名称。如果在两个参数中的任何一个中指定了虚拟时钟，而在另一个参数中指定了非时钟对象，SGDC_cdc_false_pathe06规则将报告一个健全错误。可以指定虚拟时钟和实时钟。

如何处理异步时钟？        很简单，set_false_path         注意要from A to B，同时要from B to A  使用set_false_path：set_false_path -from [get_clocks clk1] -to [get_clocks clk2]set_false_path -from [get_clocks clk2] -to [get_...

false path指逻辑上存在，但不需要分析是否满足建立/保持时间的时序路径。使用set_false_path去不对指定路径其进行任何时序约束，进而在时序报告中屏蔽相关错误，但不会停止对其进行延迟计算，因为这条false path上的组合逻辑可能应用于其他的path。这一点区别于set_disable_timing，set_disable_timing完全不对路径做任何时序分析。

通常情况下，两个同步的reg进行timing_check时，组合逻辑的delay必须在一个时钟周期内到达，才能满足建立时间的要求，但是在某些情况下，从一个寄存器输出到另外一个寄存器的data端需要不止一个cycle的时间，而且这又不影响逻辑的功能。但是当我们通过上述约束设置以后，launch clk的沿推到了T=30ns，因此，两个寄存器之间的组合逻辑delay的要求就放松到了30ns，这样的状态下，Tsu是容易满足的。从图中可以看出，这类约束之间存在优先级的限制，同时约束本身也有优先级的存在。

今天拿到一个别人的工程，布局布线后发现有16个Critical Warning，在生成bit文件时，vivado卡死在布线步骤，说明时序是有问题的。打开综合后的时序报告，发现保持时间Slack为-18ns，而且都是保持时间违例，建立时间没有问题。通过对具体的违例线路分析，发现大部分都是异步fifo读写数据路径违例（如下图所示），最终通过set_false_path解决了问题。所以对false pa...

ff1_sense_reg/C到ff2_sense_reg/D的时序路径经过ff1_sense_i_2/O，因ff1_sense_i_2/O存在stop_propagation，因此clk1到clk2的时序分析中不存在ff1_sense_reg/C到ff2_sense_reg/D。：不在上述四大类中的时序约束属于其他类，有set_case_analysis，group_path，set_disable_timing，set_max_time_borrow四类，对应的使用参见之前的时序约束命令章节。

一、什么时候设置多周期？ 比如信号切换时钟域，在目标区域中，信号保持了多个周期可以设置为多周期有效。注意此时该时钟必须是同源同相不同频时钟。 二、什么时候设置false path？ 跨时钟域的信号都可以设置为false path，比如复位信号。 ...

VIVADO时序约束之时序例外（set_false_path）

set_false_path是一个点对点时序例外命令，其他的点对点时序例外命令包括set_max_delay命令、set_min_delay命令和set_multicycle_path命令。它们之间可能产生冲突，具体的解析规则可以查阅DC的手册。在实践中，建议减少-through选项、-rise_through选项、-fall_through选项的使用，因为它可能增加不必要的运行时间，只在必要时使用它们。

在为设计中的不同timing路径设置时序约束时，有一些timing路径需要特别注意，有些timing路径不需要满足，这些路径被称为被称为Timing Exceptions。其中一个例外是“False paths”。通常，发射触发器会传输一个信号，该信号需要在下一个时钟周期中被捕获触发器捕获。但有一些路径，传输的信号可以随时到达另一个触发器（而不仅仅是一个时钟周期）。这些路径不需要任何timing约...

本文介绍了FPGA不同时序路径的分析方法，包括触发器到触发器、触发器到输出端、输入端到触发器，还引入了最小/最大输出延迟，最小/最大输入延迟的概念，并给出了它们的计算公式，这些对理解FPGA时序都很有帮助。

点击蓝字关注我们关注、星标公众号，精彩内容每日送达 来源：网络素材false path是STA中的一个非常常见的术语。它指的是不需要优化timing路径，在芯片的正常工作情况下，这个path的timing永远不需要满足。在正常情况下，从触发器发出的信号必须在一个时钟周期内被另一个触发器捕获。然而，在某些情况下，来自launch 触发器的信号在什么时间到达接收触发器并不重要，导致此类场景的tming...