stm32stu的博客

sv timeslot & region

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在后仿过程中，由于仿真过程非常漫长，所以一般会评审出关键路径进行仿真覆盖。另外问题定位也很麻烦，所以希望在环境中拉取一些网表中的信号（比较明确的信号，在网表迭代中不会发生大的变化）辅助定位。1. 比如可能需要过程中复位，或者过程中掉电的场景进行覆盖。那么case中会在不确定的时间点进行复位或掉电，然后设计中一般是异步复位同步释放。复位的瞬间有可能导致violation的产生，所以确定希望各个模块或者子系统的复位和解复位的时间点，辅助进行排除。那么环境中可以进行以下处理。`define postsi

使用verdi显示验证环境的结构

在仿真过程中，尤其是较大规模的芯片的后仿过程中，内存占用很大，仿真过程非常缓慢。运用save/store进行仿真状态的保存有更大意义。但还是想记录一下仿真过程和进度。我使用的方法是，在验证环境中，调用Linux命令打印时间。大致代码如下：task xxx_base_test::run_phase(uvm_phase phase); $system($sformatf("hostname > %s", logfile)); //打印主机名到logfile中 $system($s