- 博客(24)
- 收藏
- 关注
RSS订阅原创 超详细解答DDS（直接数字频率合成）
在一些FPGA教学视频中，往往将频率字F_WORD定义为F_WORD[31:0]，即32位的频率字（好像是说计算机最大可用运行内存为4G，也就是刚好2^32次方，我个人认为不一定非得取32，可以取小一点也行）。假设此时ROM用的是4096个存储单元，那么将频率字F_WORD的高12位定义成ROM的地址（4096）即，ROM_ADDR=F_WORD[31:20]。频率字F_WORD部分是用来控制输出波形的频率的，频率字越大，输出波形的频率也越大，那么周期就会越小，因为T=1/F。
2024-09-14 16:45:29
1242
原创 蓝桥题目1072——汽水瓶
有这样一道智力题：“某商店规定：三个空汽水瓶可以换一瓶汽水。小张手上有十个空汽水瓶，她最多可以换多少瓶汽水喝？”答案是5瓶，方法如下：先用9个空瓶子换3瓶汽水，喝掉3瓶满的，喝完以后4个空瓶子，用3个再换一瓶，喝掉这瓶满的，这时候剩2个空瓶子。然后你让老板先借给你一瓶汽水，喝掉这瓶满的，喝完以后用3个空瓶子换一瓶满的还给老板。如果小张手上有n个空汽水瓶，最多可以换多少瓶汽水喝？
2023-11-13 20:02:02
117
原创 链表合并----1052
第一行，a、b两个链表元素的数量N、M,用空格隔开。接下来N行是a的数据 然后M行是b的数据 每行数据由学号和成绩两部分组成。
2023-11-03 15:05:06
77
原创 数字后移----1046
有n个整数，使前面各数顺序向后移m个位置，最后m个数变成前面m个数。写一函数：实现以上功能，在主函数中输入n个数和输出调整后的n个数。通过设置两个数组来满足移位条件。
2023-11-03 13:36:42
83
原创 [递归]母牛的故事------1004
有一头母牛，它每年年初生一头小母牛。每头小母牛从第四个年头开始，每年年初也生一头小母牛。请编程实现在第n年的时候，共有多少头母牛？由上图可找出规律为：fn=fn-1+fn-3(n>3)
2023-11-03 10:06:04
124
原创 HDLBits刷题之2.2.9----Verilog Language----Vectors----More replication
【代码】HDLBits刷题之2.2.9----Verilog Language----Vectors----More replication。
2023-08-20 17:24:08
106
1
原创 HDLBits刷题之2.2.8----Verilog Language----Vectors----Replication operator
根据语法分析，可以使用{5{1'b1}}来代表5'b11111，用{2{a,b,c}}来代表{a,b,c,a,b,c}，用{3'd5, {2{3'd6}}}表示9'b101_110_110。题目意思是让我们将低位的数扩展成高位的数，且其最终数值和符号都保持不变。最高位为符号位，我们只需要将其符号位扩展至题目要求数即可，从8位扩展至32位则只需将最高位进行扩展即可。
2023-08-20 17:18:01
103
1
原创 HDLBits刷题之2.2.7----Verilog Language----Vectors----Vector reversal 1
【代码】HDLBits刷题之2.2.7----Verilog Language----Vectors----Vector reversal 1。
2023-08-20 17:06:50
95
1
原创 HDLBits刷题之2.2.6----Verilog Language----Vectors----Vector concatenation operator
【代码】HDLBits刷题之2.2.6----Verilog Language----Vectors----Vector concatenation operator。
2023-08-20 17:02:09
113
1
原创 HDLBits刷题之2.2.5----Verilog Language----Vectors----Four-input gates
题目意思是建立一个3位输入电路，让这3位的每一位与，或，异或起来。即若定义一个3位输入变量 input[2:0] a;则 out_and = a[2]&a[1]&a[0];下面这种方法则等效与上面的方法。
2023-08-20 16:56:51
299
1
原创 HDLBits刷题之2.2.4----Verilog Language----Vectors----Bitwise operators
题目意思是建立一个用两个3位输入的信号。分别通向左边的三个逻辑门电路，其中第一个要求a[0] | b[0]，a[1] | b[1]，a[2] | b[2]，按照一位一位来进行逻辑判断。第二个要求a||b，a，b都为真，则逻辑门输出真（1）。第三个则是将a，b信号取反后综合在一起。
2023-08-20 16:44:42
376
1
原创 HDLBits刷题之2.2.3----Verilog Language----Vectors----Vector part select
题目意思很明显，要求把左边形式变成右边。
2023-08-20 16:36:29
127
1
原创 HDLBits刷题之2.2.2----Verilog Language----Vectors----Vectors in more details
题目意思是建立一个电路，输入为16位，将输入拆分成两个8位的输出。
2023-08-20 09:51:01
88
1
原创 HDLBits刷题之2.2.1----Verilog Language----Vectors----Vectors
题目意思是建立一个3位通道输入，然后输出一个整的，另外分别将每个通道输出。
2023-08-19 13:38:07
78
原创 HDLBits刷题之2.1.8----Verilog Language----Basics----7458 chip
【代码】HDLBits刷题之2.8----Verilog Language----Basics----7458 chip。
2023-08-19 13:25:53
133
原创 HDLBits刷题之2.1.7----Verilog Language----Basics----Declaring wires.
【代码】HDLBits刷题之2.7----Verilog Language----Basics----Declaring wires。
2023-08-19 13:15:03
77
原创 HDLBits刷题之2.1.6----Verilog Language----Basics----XNOR gate
【代码】HDLBits刷题之2----Verilog Language----Basics----6XNOR gate。
2023-08-19 13:02:59
80
原创 HDLBits刷题之2.1.5----Verilog Language----Basics----NOR gate
【代码】HDLBits刷题之2----Verilog Language----Basics----NOR gate。
2023-08-19 12:42:58
98
原创 HDLBits刷题之2.1.4----Verilog Language----Basics----AND gate
题目意思是根据上图创建一个与门电路，可以&符号来表示与逻辑，代码如下所示。
2023-08-19 12:38:17
65
原创 HDLBits刷题之2.1.3----Verilog Language----Basics----Inverter
题目意思是创建一个非门电路，非门电路在逻辑上是一个取反功能，使用~符号即可满足要求。
2023-08-19 12:31:54
104
原创 HDLBits刷题之2.1.2----Verilog Language----Basics----Four Wire
题目意思是建立一个拥有3输入和4输出的模块，像上面这个图一样连接起来。
2023-08-19 12:26:02
62
原创 HDLBits刷题之2.1.1----Verilog Language----Basics----Simple Wire
题目意思是创建一个拥有一个输入和一个输出的模块，且输入和输出的关系像一根线一样连接起来。
2023-08-19 12:17:51
76
原创 HDLBits刷题之1-----Getting Started
题目意思是建立一个没有输入和只有一个输出的电路，并且这个输出总是为0（逻辑低电平）。
2023-08-19 12:01:09
64
空空如也
TA创建的收藏夹 TA关注的收藏夹
TA关注的人