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RSS订阅原创 数字IC——在前仿中加入不定态X的检查
因此由于 X 状态的存在，仿真器在不同阶段的不同处理方式，导致在 RTL 仿真、门级仿真和真实电路之间产生了差异，RTL 仿真的乐观处理，带来了隐藏功能 bug 的风险，门级仿真的悲观处理，当发现 X 状态时首先要确认是真实的 X 状态还是由悲观处理产生的，这带来了额外的工作量，尤其网表调试是极其麻烦的。verilog中有四种逻辑状态，即“0”、“1”、“X”、“Z”，“0”代表低电平，“1”代表高电平，“X”代表不定态，“Z”代表高阻态。后仿：门级仿真是按悲观处理的（只要有x，输出都是x）。
2024-10-31 13:47:44
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原创 数字IC后端布局布线之ICC（一）——数据准备
ICC做PR时需要逻辑库和物理库，逻辑库为.db文件，物理库为.tf 和tlu文件。库的指定命令如下：其中逻辑库用search_path，target_library、link_library三个变量指定。物理由create_mw_lib指定。itf和tf文件之间通孔和层数的对应用.map文件来表示。search_path：指定搜索路径，减少路径长度target_library：与DC一致，使用link_library进行翻译，优化后映射到目标库中。
2024-10-24 11:51:40
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原创 数字IC设计前端推荐设计
数字前端rtl风格很重要，因为综合工具对不同的编码风格解释的结果是不一样的，这会影响到设计门数和时序性能。下面推荐的一些基本设计技术，可以确保得到优化的设计结果，同时避免不可靠和不稳定性。
2024-04-16 11:32:49
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原创 数字电路中的同步器
亚稳态是由于数据违背触发器的建立时间和保持时间而发生的，在时钟上升沿前后的一段时间内（亚稳态窗口），数据必须保持稳定，否则输出将会产生毛刺或者保持在不稳定状态而且需要较长时间才会回到稳定状态（可能为0，也可能为1），这种有害状态的传播被称为亚稳态。但是在异步电路中，由于数据和时钟的关系不是固定的，因此有时候就会出现违反建立时间和保持时间的现象，从而出现亚稳态。1、多级同步器（信号宽度大于时钟周期宽度），这种方法用一个完整的时钟周期来解决第一级同步器的亚稳态问题，但是这种方式增加了观察同步逻辑输入的延迟。
2024-04-07 11:24:26
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原创 数字IC后仿流程
3、运行完成后，在sdflog.log查看是否有error和warning，看是否反标成功，若反标不成功，在形上，器件的延迟都会标为1us。若反标成功，xrun.log会打印如下信息，其中Pathdelays反标率一般需要达到98%以上。2、由后端工具吐出的延时文件，一般有fast，slow,typical corner，文件后缀为 .sdf；这里演示PR后的netlist后仿，需要的文件如下。1、PR后的网表文件，即netlist；VCS或者xrun，以下以xrun为例，
2024-03-27 17:38:08
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原创 i2c协议详解
i2c协议是一种串行通信总线，有sda数据线和scl时钟线。每个设备通过唯一地址连接到总线上，可以连接到同一总线上的设备数量受最大总线电容的限制。
2023-11-09 17:37:10
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空空如也
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