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RSS订阅原创 RISC-V AIA SPEC学习（六）
系统中IOMMU（输入/输出内存管理单元）的存在，使得在虚拟机中运行的客户操作系统（Guest Operating System）能够在管理程序（Hypervisor）仅进行最小程度干预的情况下，直接控制一个I/O设备。拥有设备直接控制权的客户操作系统会使用客户物理地址对设备进行编程，因为这是该操作系统所了解的唯一地址类型。当设备随后使用这些地址进行内存访问时，IOMMU负责将这些客户物理地址转换为机器物理地址，这一转换过程会参考管理程序提供的地址转换数据结构。
2025-05-17 10:00:00
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原创 RISC-V AIA SPEC学习（五）
1.VS级别外部中断支持：2.虚拟中断注入：3.中断捕获与模拟：当实现管理程序扩展（hypervisor extension）时，一个硬件线程（hart）的可能特权模式集合将包括用于托管虚拟硬件线程（virtual harts）的虚拟特权监督模式（VS，Virtual Supervisor）和虚拟用户模式（VU，Virtual User）。
2025-05-09 19:54:23
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原创 RISC-V AIA SPEC学习（四）
RISC-V特权架构为硬件线程（hart）上的中断定义了0 - 15范围内若干主要标识，包括机器级和监管级外部中断（编号分别为11和9）、机器级和监管级定时器中断（编号分别为7和5）以及机器级和监管级软件中断（编号分别为3和1）。除了这些主要标识外，每个特权级别的外部中断还会由外部中断控制器（如高级平台级中断控制器（APLIC）或入站消息支持中断控制器（IMSIC））赋予次要、次级标识，以区分来自不同设备或原因的中断。
2025-05-01 21:15:43
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原创 AMBA5-AHB(四）
该章节详细说明了AMBA AHB协议中时钟和复位信号的具体要求，包括时钟信号的采样和变化时机，以及复位信号的有效性和去断言时机。核心内容。
2025-04-27 07:28:23
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原创 RISC-V AIA SPEC学习（三）--APLIC
在RISC-V系统中，PLIC 处理外部中断是通过线中断而非MSI(message signal interrupt) 的方式，当系统的hart不具有IMSIC时，hart本身不支持MSI，因此所有的外部中断必须通过 PLIC。即使hart具有IMSIC，且大多数的中断使用 MSI 的方式，但有些设备还是以线中断的方式发出。特别是对于不需要在系统中启动总线事务的设备，支持MSI的成本较高，因此使用线中断时成本较低的选择。与MSI不同，当前计算机平台普遍支持线中断。
2025-04-19 21:41:36
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原创 AMBA5协议之APB学习
1.核心内容APB协议定位：低成本、低功耗、非流水线同步总线，用于访问外设寄存器。每次传输至少需要2个周期（Setup Phase + Access Phase）。典型应用：通过APB桥接器（如AXI-to-APB）连接外设到主内存系统。关键角色：Requester（请求方，如APB桥）：发起传输。Completer（完成方，如外设）：响应请求。2.详细描述APB协议是一种低成本接口，经过优化以实现最低功耗和降低接口复杂度。
2025-04-15 21:13:44
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原创 RISC-V PLIC
1.支持中断优先级2.PLIC最多支持1023个中断(保留0)3.支持15872个hart上下文。全局中断源会被赋予无符号的整数ID，ID从1 开始；interrupt ID 0是保留的，表示没有中断中断ID也可以用来表示优先级，用于两个及以上中断拥有相同的优先级时，中断ID也被用于在两个或多个具有相同分配优先级的中断源之间进行选择。较小的中断ID优先级高于较大的中断ID。
2025-04-12 21:03:18
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原创 RISC-V AIA SPEC学习（二）--IMSIC
来自机器级别中断文件的中断信号出现在CSR mip的机器外部中断待处理位（MEIP）中，而来自监管级别中断文件的中断信号则出现在mip和sip的监管外部中断待处理位（SEIP）中。每个interrupt file都有大小为4KB的内存空间，系统中所有IMSIC的machine-level的interrupt file的内存空间应当在连续的物理地址区间，另外，多个supervisor-level和guest的interrupt file对应的内存空间应在另一片连续的物理地址区间内。
2025-04-12 19:49:06
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原创 AMBA5-AHB（二）
此简单示例展示了传输的地址阶段和数据阶段如何在不同的时钟周期内发生。任何传输的地址阶段都发生在前一个传输的数据阶段期间。这种地址和数据的重叠是总线流水线特性的基础，能够在为从设备提供足够时间响应传输的同时，实现高性能操作。从设备（Subordinate）可以在任何传输中插入等待状态，以便为完成操作提供额外的时间。每个从设备都有一个HREADYOUT信号，该信号在传输的数据阶段被驱动。
2025-04-12 19:35:54
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原创 AMBA5-AHB（一）
协议定位关键特性系统组成下图是一个单Manager系统，包含一个Manager、多个Subordinate及互连逻辑（解码器+多路复用器）。--在单主设备系统中，仅需使用解码器（Decoder）和多路复用器（Multiplexor）--在多主设备系统中，需要使用互连组件来提供仲裁功能，并将来自不同主设备的信号路由到相应的从属设备扩展应用该组件对每次传输的地址进行解码，并为参与传输的从属设备（Subordinate）提供选择信号。它还会向多路复用器（Multiplexor）提供控制信号。
2025-04-10 08:57:46
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原创 Synopys 验证系列-EDA 总结
VC Formal 解决方案包括一整套正式应用程序 (App)，包括属性验证 (FPV)、自动提取属性 (AEP)、覆盖分析器 (FCA)、连接性检查 (CC)、时序等效性检查 (SEQ)、寄存器验证 (FRV)、测试平台分析仪 (FTA)、形式导航器 (NAV) 以及用于验证标准总线协议的一组断言 IP (AIP）。
2025-04-08 08:00:00
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原创 VCS 仿真FLOW经验总结
然后从这个顶层module开始，把一个个instance连接起来，如果遇到无法识别的instance， 就去我们别的库里找这个instance的模块定义 ，如果还是找不到的话就报错。在该阶段，使用解析过程中产生的立即文件建立实例层次和产生二进制执行文件simv.这个执行问间simv后面会用来进行仿真。上面这两句的作用是在我们没有用-work logic_lib选项时，把生成的库直接放在./work文件下。对使用的语言进行解析，主要是对文件的语法进行检测，然后产生中间文件。这种语法将两者映射起来。
2025-04-08 03:00:00
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原创 RISC-V AIA SPEC学习（一）
The RISC-V Advanced Interrupt Architecture》系统性地定义了RISC-V的中断架构，涵盖传统中断、MSI、虚拟化支持及跨处理器通信机制，通过新增CSR、IMSIC、APLIC和IOMMU协同工作，实现高效、灵活的中断处理体系。讲述了IMSIC 作为hart本地的MSI接收器，通过中断文件和CSR来管理优先级与交付，涉及中断文件的结构、MSI编码、CSR寄存器。
2025-04-07 22:16:43
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原创 RISC-V处理器验证的发展
任何验证工作的另一个关键特征是激励。在RISC-V社区中，一些测试程序已经可用，最值得注意的是一组来自RISC-V国际合规工作组的参考测试用例。openenhw使用这些和一组手工编写的测试程序来完成DV计划中的特定特性。CV32E40P验证工作的大多数激励使用了“riscv-dv”，这是来自Google的开源指令流生成器(ISG)。
2025-04-06 13:40:51
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数字集成电路设计-DC综合与时序分析基础（约束条件/工艺库/优化技术）用于芯片前端实现
2025-04-11
文件处理工具-Python脚本-批量文本替换-自动化代码更新
2025-04-11
集成电路验证-UVM方法学-组件结构与Phase机制-验证平台开发培训
2025-04-11
【UVM验证方法学】Easier UVM编码指南详解：简化UVM编码实践与提升代码复用性
2025-04-10
【计算机硬件】笔记本电脑系统架构详解：核心功能模块与连接方式分析
2025-04-10
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