那么菜的博客

原创 【xx】PCIe协议 之 Equalization篇 之 Serdes PHY 验证实战举例（三）

本文研究了PCIe Gen5链路训练中的动态均衡过程，重点分析了EP和PNG两端在均衡训练阶段的交互流程。在RC端，系统等待进入RECOVERY_EQUALIZATION_1状态后，基于接收到的LF和FS值生成随机系数请求；EP端则通过计算预光标、光标和后光标三个系数来优化链路性能。文章详细描述了基于方向反馈的系数调整算法，包括四个验证步骤和三个规则检查，确保系数组合满足FS和LF约束条件。整个过程持续迭代，直到PNG反馈(0,0,0)或达到黑覆盖条件为止，最终使链路进入LG状态完成训练。

原创 【xx】PCIe协议 之 Equalization篇 之 Serdes PHY 验证实战举例（二）

LocalFS/LF/LocalG4FS/LF/LocalG5FS/LF/LocalG6FS/LF： 用于控制本段PHY 的发送均衡设置数值LF/FS:用于暂时存储对端伙伴端的发送均衡设置数值。

原创 【xx】PCIe协议 之 Equalization篇 之 Serdes PHY 验证实战举例（一）

下面的波形简化示意图，大致展示了上述1,2,3 部分提到的寄存器的访问时序。

原创 浅谈芯片验证中的仿真运行之 uvm_timeout 超时设定小心有“坑”（大结局）

经过前面两篇文章的学习，自认为已经掌握了这块内容，可不知又遇到了问题，今天将问题总结一下。避免后续入坑！！！！！！！推荐！！！！

原创 浅谈芯片验证中的仿真运行之 uvm_timeout 超时设定小心有“坑”（三）

这个函数处理命令行中的参数格式主要功能从命令行解析超时设置处理多个参数的情况（发出警告）解析超时时间和覆盖标志调用设置全局超时典型用法bash# 仿真命令示例输出示例text这个机制允许用户在运行时动态配置 UVM 测试的超时设置。text实际设置: 超时=15个时间单位，启用覆盖（与预期的15ms不启用覆盖不符）三，结论这种带时间单位的参数格式会导致解析错误，建议使用纯数字表示超时时间。

原创 浅谈芯片验证中的仿真运行之 uvm_timeout 超时设定小心有“坑”（二）

上一篇文章，我们讨论了在调用 set_timeout(xxx,xxx) 函数以及+UVM_TIMEOUT 命令行方式进行仿真超时设置。今天，我们再通过一个例子进行说明，还可能遇到的坑。

原创 浅谈芯片验证中的仿真运行之 uvm_timeout 超时设定小心有“坑”（一）

最近工作，遇到了基于UVM验证平台出现 timeout 的情况，特别奇怪！为什么说奇怪，因为本来预期设置100us 仿真超时，结果在100ns 就超时掉了。郁闷很久，才解决，今天整理分享一下，请批评指正！

原创 【xx】PCIe协议 之 Margning篇 之 Serdes PHY 验证实战举例

本文针对margin测试中，max margin offset 与 max margin steps 概念容易发生混淆，确实比较难理解，本文对这一概念进行清晰解释，欢迎指正！

原创 PCIe协议之 SMBus 信号线

PCIe总线是设备的“高速公路”，负责海量数据的快速运输（数据平面）。SMBus是设备的“管理和监控系统”，负责交通指挥、车辆状态监控、收费站通信等（管理平面）。两者相辅相成，SMBus的引入使得PCIe设备的管理变得更加智能和高效，实现了对设备的身份识别、状态监控、热插拔和精细化的电源温度管理，这是现代服务器、工作站和高端PC不可或缺的功能。

原创 PCIe协议之唤醒篇之 WAKE# 信号

功能单元取消WAKE#输出后，系统端的WAKE#输入最迟可在100纳秒后解除置位（即WAKE#引脚在解除置位后的若干周期内应视为状态不确定）。主板WAKE#上拉电阻的取值必须综合考虑WAKE#信号线上可能存在的总电容，确保WAKE#在不超过100纳秒内充电至逻辑高电平（有关上拉电阻的信息请参阅《PCI本地总线规范3.0版》第4.3.3节）。WAKE#信号是一种开漏极、低电平有效的信号，由PCI Express组件驱动为低电平，用于重新激活PCI Express插槽的主电源轨和参考时钟。

原创 电子设计之恒压源电路（待补充。。。）

待补充。

原创 电子设计之恒流源电路（待补充。。。）

待补充。。。。

原创 小白来学习 LVDS 差分原理及应用

LVDS（Low Voltage Differential Signaling），即低电压差分信号，是1994年由美国国家半导体公司提出的一种信号传输模式的电平标准，在很大程度上是为了替代发射极耦合逻辑（ECL）或者正发射极耦合逻辑（PECL）而开发的，它是一种小振幅差分信号技术，使用非常低的幅度信号（约350mV）通过一对差分PCB走线或平衡电缆传输数据。LVDS可以实现点对点或一点对多点的连接，具有低功耗、低误码率、低串扰和低辐射等特点。

原创 PCIe协议之复位篇之 PERST# 信号（二）

虽说做PCIE这块三年了，有时候会遇到 PERST#信号，对这个信号，一直不太理解，今天有时间，整理一下相关内容。

原创 #PCIE#《PCIE P2P 传输那点事儿》

如果EP端的ATC（Address Translation Cache）声称其发出的访问请求是经过转换后的地址，且该地址刚好落在PCIe Switch的BAR范围内，则该请求不会到达RC，而是被Switch路由到该地址所对应的EP。GPUDirect P2P解决了节点内的GPU与GPU通信问题，两个GPU可以通过PCIe P2P直接进行数据搬移，避免了主机内存和CPU的参与，如下图所示。典型过程如下图所示。此外，推荐一套学习PCIe协议的培训视频，里面对PCIe协议的总体架构和原理都做了非常详细的介绍。

原创 S4.2.6.9 LTSSM 之 Disabled 状态

摘要：本文详细解析了PCIe链路状态机中的Disabled状态，该状态用于逻辑和电气层面关闭链路，停止所有通信。文章从核心定义、主要特征、进入/退出途径、与Recovery状态的区别等角度展开说明，重点阐述了Disabled状态的两种触发方式（软件配置和硬件事件）以及必须通过基本复位才能退出的特性。

原创 PCIe协议之 Equalization篇 之 理论篇 之 TS1/2 OS 之 Selectable De-emphasis 域的使用说明

好了，今天，有幸抽出时间，学习一下Selectable De-emphasis 这几个单词。哈哈，说是单词，其实是一个capability 啦。

原创 #PCIE# 关于《热插拔》这回事儿

PCIe热插拔（Hot Plug）是指允许在系统运行时不关闭电源即可安全插入或拔出PCIe设备，其广泛应用于服务器和数据中心等场景。PCIe热插拔是提升系统RAS能力的重要手段。热插拔控制器所需的寄存器集成到了Root和Switch port中。在热插拔软件控制下，这些控制器和port接口必须控制PCIe卡的接口信号，以确保在热插拔时有序上电和下电。

原创 PCIe协议之 Equalization篇 之 理论篇 之 DFE & CTLE

它知道上一个（或几个）比特发送的是什么，并且能精确地预测出这个比特会在当前比特上产生多大的“回声”（ISI）。DFE利用其非线性反馈的优势，精准地消除CTLE无法解决的、强烈的后光标ISI，而不会放大在CTLE阶段已经引入的噪声。：CTLE本质上是一个模拟滤波器，其传递函数在频域上有一个或多个“零点”，正好用来抵消信道传递函数的“极点”（导致高频衰减的原因）。它们一个在频域工作，一个在时域工作，通过有机结合，实现了1+1>2的均衡效果，是高速串行链路能够不断突破速率极限的基石技术。这是理解它们的关键。

原创 PCIe协议之 Equalization篇 之 理论篇 之 FFE

作为最后一道“精加工”工序，DFE利用其不放大噪声的优势，精准地消除残余的、强烈的后光标ISI，最终得到一个非常干净、张得很开的眼图，供判决器使用。信号经过信道衰减后变得模糊，首先由CTLE进行“粗调”，提供一个宽频带的增益，将眼图初步打开，为后面的DFE创造一个可以正常工作的信号环境。，它通过将输入信号在不同时间点上的多个副本（称为“抽头”）进行加权求和，来直接塑造或“整形”输出信号的波形。：这是最主要的信号路径，通常系数为正值，决定了信号的幅度。：将所有加权后的信号相加，产生最终的均衡输出。

原创 PCIe协议之 Equalization篇 之 效果篇 之 眼图示例

其实 PCIe 均衡效果，可类似从 DDR PHY 的均衡效果，来类比，两者都是类似的。

原创 PCIe协议之 LTSSM状态机篇 之 关于链路速率改变的图示讲解（一）Speed Change

3. EP设备功能状态变化（如从高性能模式切换到节能模式）- 电源管理状态转换（L0s/L1/L2/L3恢复）3. RC需要重新训练链路以获得更好稳定性。4. 系统热管理要求降低PCIe链路速率。1. EP设备检测到持续的链路传输错误。2. EP设备功耗或温度超限需要降速。- 链路初始化过程中的初始速率训练。- 链路稳定性问题导致的降速恢复。// EP发起的速率切换流程。4. 在恢复状态下完成速率重训练。1. RC检测到链路错误率过高。5. 验证新速率下的链路稳定性。// RC发起的速率切换流程。

原创 PCIe协议之 LTSSM状态机篇 之 关于链路宽度改变的图示讲解（一）Autonomous Change

本文深入解析了PCIe LTSSM状态机中的关键寄存器与比特位功能。重点分析了Bit6（AutonomousChange）和Bit7（speed_change）的作用机制：Bit6控制链路配置流程的自动化程度，决定硬件自主完成或需软件介入；Bit7专门管理链路速率变更过程。文章详细解读了LinkCapabilities、LinkStatus等关键寄存器，说明链路初始化和速率/宽度协商机制，并指出UP/DP端口的角色差异。最后通过实例图解展示了这些机制在实际调试中的应用。

原创 PCIe协议之 Equalization篇 之 关于 TxSwing 的理解

它是一个预先定义好的、包含。

原创 PCIe协议之 Equalization篇 之 如何重新发起 EQ？

在上述流程中，虽然名义上是“USP请求”，但所有消息和状态位都是对称的。这是在告诉 DSP：“我已经按照你的提示准备好了，我保证现在是安全时机，请你开始吧！”（这是一个善意的、加强型的通知）：DSP 评估自身状态，认为“现在做均衡对我自己和对面的 USP 都没影响”。收到这个带着“保证”的二次请求后，DSP 再次评估。后续的所有步骤，包括 USP 设置自己的状态位、DSP 再次发送带。的请求等，都完全适用，只是“USP”和“DSP”的名字互换而已。位置 1，这个“请求-检查-再请求”的循环会再来一次。

原创 PCIe协议之 Equalization篇 之 FIR 三抽头的三因子的理解

PCIe协议采用三抽头FIR滤波器进行信号均衡，通过Pre-cursor（前标）、Main-cursor（主标）和Post-cursor（后标）三个系数补偿信道损耗。其中，C+1、C0、C-1分别对应数据流中当前比特的后续、当前和前导比特位。均衡过程通过调整各系数值（典型范围：Pre-cursor -0.1~0.1，Main-cursor 0.8~1.2，Post-cursor 0.1~0.3）来优化信号质量，不同比特组合会生成四种输出电平（Normal、De-emphasized等）。最终输出y[n]由三

原创 PCIe协议之 Equalization篇 之 谈谈几种模式

对于两端有能力最高支持 32 GT/s 及以上速率的设备，如果把目标速度设置为 8 GT/s 或 16 GT/s 速率，是不建议采用 Bypass-Equalization-to-Highest-Rate 模式的，即便采用了，也不会针对 8 GT/s 或 16 GT/s 的目标速率进行 EQ。对于支持 32 GT/s 及以上速率的设备，其可能根本无需工作在 8 GT/s 或 16 GT/s 速率，这时再针对 8 GT/s 或 16 GT/s 速率进行 EQ，多少有点浪费。

原创 PCIe协议之 flit 模式 之 内存（写） 数据分布图示说明

原创 PCIe协议之 flit 模式 之 flit bytes placing 图示说明

原创 PCIe协议之 flit 模式 之 速率 vs flit/non-flit vs 编码方式对比汇总

PCIe技术发展对比摘要：PCIe 1.0-5.0采用非FLIT模式，速率从2.5GT/s提升至32GT/s，使用8b/10b或128b/130b编码；而PCIe 6.0采用FLIT模式，速率达64GT/s，改用PAM4和1b/1b编码。

原创 PCIe协议之 PAM4 篇之格雷码应用，你真理解了吗？（二）

PCIe采用单极性PAM4编码配合格雷码映射，通过四电平传输提升带宽效率。发送端需将自然二进制转换为格雷码再映射为电压电平（00→0V，01→1/3V，11→2/3V，10→1V），接收端逆向转换。格雷码确保相邻电平仅1位差异，可降低因电平误判导致的多位错误。

原创 PCIe协议之 PAM4 篇之 PAM4 知识点详解（一）

移位后的信号被分为并行的 三路，每一路都有一组包含 8 个采样器的采样单元，采样器组利用四分之一速率的八相时钟对信号 的中心和边沿进行判决采样，得到数据信息 DH，DZ，DL 和边沿信息 EH，EZ，EL。ADC 采用时序交织方式设计，以便减小时序 压力，对于一个 56Gb/s PAM4 信号的接收端而言，可以采用 8 组时序交织的 SAR ADC，每组有 4 个 7bit 的 ADC，这样 ADC 的工作频率可以降至 875MHz。如果控制不好，就会造成很高的误码率，只能重新吹，影响信号传输效率。

原创 【xx】PCIe协议之Margning篇之 Pipe Spec 之 手册必须提供的参数说明

本文主要介绍了PIPESPEC V7.1中关于时序裕量测试的采样率参数定义和应用。并结合PCIE base spec 进行综合理解。

原创 【xx】PCIe协议之Margning篇之 Pipe Spec 之 典型 magining sequence

本文基于PIPESPEC7.1规范，重点解析了消息总线接口的12位地址空间划分及寄存器访问机制。MAC和PHY通过访问各自地址空间中的寄存器实现交互，地址空间分为接收器、发送器、公共和厂商自定义四个区域，支持最多两个Rx/Tx对的配置。详

原创 【01】PCIe协议之Margning篇之 Margining 入门

Margining（裕量测试）是评估高速串行总线系统稳定性的重要方法，通过主动调整采样时钟相位和判决电压来模拟最坏情况。在PCIe等高速接口中，信号传输受多种因素影响，设计需保证足够的时序和电压裕量。Margining标准化为软件驱动流程，系统软件通过配置寄存器控制接收端微调采样点，检测链路错误来判断裕量边界。

原创 PCIe协议之低功耗篇之 L0s 状态 之 PCIe base spec协议（一）

摘要：本文详细介绍了PCIe链路L0s低功耗状态的工作原理，重点分析发送端(Tx)和接收端(Rx)的状态跳转机制。发送端通过发送EIOS进入L0s状态，在20ns电气空闲后进入稳定省电模式；恢复时需发送FTS训练序列重新同步。

原创 PCIe协议之均衡篇之 3-TAP Coefficients的理解（一）

摘要：本文分析了3抽头均衡器的三个关键参数（预光标、光标、后光标系数）对数字信号的影响。通过对比010000和010101两种比特流的波形变化，说明均衡器的作用。

原创 PCIe协议之复位篇之Fundamental Reset (Cold or Warm Reset) 和 HotReset（一）

PCIe复位类型总结：基础复位（Fundamental Reset）包括冷复位（断电触发）和温复位（PERST#信号触发），会彻底重置设备的物理层、数据链路层和事务层；热复位（Hot Reset）通过软件或链路触发，仅重置事务层和部分数据链路层状态，不影响配置空间的基本设置。基础复位用于系统启动或硬重启，而热复位适用于设备驱动重载和功能恢复。理解这些复位机制对系统设计、调试和电源管理至关重要。

原创 PCIe协议之低功耗篇之 理论深度学习（三）

PCIe Base Spec 6.0的S5.5章节详细介绍了L1电源管理子状态机制，包括L1.0、L1.1和L1.2三种子状态及其转换规则、电气特性和配置要求

原创 PCIe协议之低功耗篇之 L1状态（三）L1ss

文章摘要：本文总结了L1ss状态的硬件支持，涉及Powerdown、Asyncpowerchangeack、CLKREQ#等关键信号及其时序关系，包括txcommondisable和rxeidetectdisable信号。