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RSS订阅原创 [FPGA AXI IP] AXI Crossbar
AXI Crossbar IP（PG059）是一款功能强大的 AXI 互联软核，专为多主多从的 AXI4、AXI3 和 AXI4-Lite 协议设计，提供灵活的交叉开关路由功能。其支持协议转换、宽度转换、时钟域转换和稀疏连接，结合高性能仲裁和流水线优化，广泛应用于多核处理器系统、视频处理、信号处理和 SoC 集成等领域。用户在使用时应注意仲裁策略、地址映射和时钟域配置，并通过仿真验证路由性能和协议合规性。
2025-05-05 13:30:00
1382
原创 [AXIS] AXI4-Stream Clock Converter
AXI4-Stream Clock Converter IP 是一款功能强大且灵活的 AXI4-Stream 基础设施 IP 核，专为跨时钟域数据传输而设计。其支持 FIFO 和寄存器管道两种实现方式，能够满足高吞吐量和低延迟的不同应用需求。凭借对 AXI4-Stream 协议的完整支持、可配置的信号宽度和深度，该 IP 核在视频处理、信号处理和 SoC 集成等领域具有广泛应用前景。
2025-05-05 13:00:00
946
原创 [AXIS] AXI4-Stream Combiner
AXI4-Stream Combiner IP 是一款高效、灵活的 AXI4-Stream 基础设施 IP 核，专为将多个较窄的数据流拼接为单一较宽数据流而设计。其支持 2-16 个从接口、零延迟的组合逻辑设计以及可选的错误检测功能，使其在视频处理、信号处理和数据聚合等领域具有广泛应用前景。用户在使用时应注意输入数据流的同步、主从接口的正确配置以及下游设备的背压管理，并通过仿真验证设计可靠性。
2025-05-05 11:15:00
559
原创 [FPGA AXI IP] AXI Clock Converter
AXI Clock Converter IP（PG065）是一款高效的 AXI 协议桥接软核，专为跨时钟域的 AXI4 和 AXI4-Lite 事务设计。其支持同步和异步时钟模式，通过 FIFO 或轻量级同步机制实现高吞吐量或低延迟的传输，广泛应用于多时钟域 SoC 系统、视频处理、信号处理和网络通信等领域。
2025-05-05 10:30:00
725
原创 [FPGA AXI IP] AXI Chip2Chip
AXI Chip2Chip IP（PG067）是一款高效的 AXI 协议桥接软核，专为多设备 SoC 系统设计，支持 FPGA 和 SoC 之间的低引脚数、高性能通信。其通过通道复用、宽度转换和多 PHY 支持（Aurora、SelectIO），实现 AXI4 和 AXI4-Lite 接口的透明桥接，广泛应用于多 FPGA 系统、Zynq SoC 集成、实时视频处理和网络通信等领域。
2025-05-04 13:30:00
686
原创 [AXIS] AXI4-Stream Broadcaster
AXI4-Stream Broadcaster IP 是一款高效、灵活的 AXI4-Stream 基础设施 IP 核，专为单一数据流到多输出数据流的复制而设计。其零延迟的组合数据路径、支持 2-16 个输出接口以及可选的 TDATA/TUSER 重映射功能，使其在视频处理、信号处理和数据包广播等领域具有广泛应用前景。
2025-05-04 13:15:00
808
原创 [AXIS] AXI4-Stream Accelerator Adapter
AXI4-Stream Accelerator Adapter IP (PG081) 是一款功能强大且灵活的基础设施 IP 核，专为硬件加速器与嵌入式 CPU 的高效连接而设计。它通过 AXI4-Stream 和 BRAM/FIFO 接口支持多种数据传输模式，适用于高性能 FPGA 和 SoC 应用。凭借多通道支持、灵活的数据宽度配置和与 Vivado HLS 的无缝集成，该 IP 核在视频处理、信号处理和机器学习等领域具有广泛应用前景。
2025-05-04 11:00:00
767
原创 [FPGA AXI IP] AXI Central Direct Memory Access
AXI Central Direct Memory Access（AXI CDMA）IP（PG034）是一款高性能的 DMA 软核，专为嵌入式系统中的内存映射数据传输设计。其支持简单 DMA 和 Scatter Gather 两种模式，通过 AXI4 和 AXI4-Lite 接口提供高效数据移动和灵活控制。该 IP 核以其高吞吐量、可配置数据宽度和硬件自动化特性，广泛应用于视频处理、信号处理、网络数据包处理和 Zynq SoC 集成等领域。
2025-05-04 10:30:00
787
原创 [FPGA Video IP] Scene Change Detection
Xilinx LogiCORE™ IP Video Scene Change Detection（场景变化检测，SCD）核（PG322）是一个专为视频处理设计的模块，用于检测连续视频帧之间的场景变化。该 IP 核通过计算垂直子采样亮度（Luma）帧的直方图，并使用绝对差之和（Sum of Absolute Differences, SAD）比较连续帧的直方图，判断是否发生场景变化。
2025-05-03 14:00:00
667
原创 [官方 IP]DSP Macro
Xilinx DSP Macro IP 是 AMD Xilinx 提供的一个 LogiCORE™ IP 核，专为利用 FPGA 的 DSP 切片（DSP48 或 DSP58）实现高效的数字信号处理（DSP）运算而设计。该 IP 核允许用户通过简单的配置界面定义复杂的 DSP 操作（如乘累加、加法/减法、移位等），并自动映射到 FPGA 的 DSP 切片资源。DSP Macro IP 提供了高度灵活的指令集配置，支持动态或静态操作选择，适用于信号处理、通信、图像处理和机器学习等高性能应用。
2025-05-03 13:30:00
961
原创 [FPGA Video IP] Video Warp Processor
Xilinx LogiCORE™ IP Video Warp Processor（视频扭曲处理器，PG396）是一个高度可配置的视频处理模块，设计用于对输入视频帧进行几何扭曲，生成经过校正的输出视频帧。该 IP 核通过内存映射 AXI4 接口（Memory-Mapped AXI4）输入和输出视频数据，支持多种几何变换，如梯形（Keystone）、枕形（Pincushion）、桶形（Barrel）、任意扭曲、缩放、旋转和平移等。
2025-05-03 11:30:00
1143
原创 [官方 IP] Slice
Xilinx Slice 是 Xilinx FPGA（现场可编程门阵列）可配置逻辑块（CLB，Configurable Logic Block）的核心组成部分，是 FPGA 实现逻辑功能的基本单元。每个 Slice 包含一组查找表（LUT）、触发器（Flip-Flop, FF）、进位逻辑和多路复用器，用于实现组合逻辑、时序逻辑和算术运算。
2025-05-03 10:00:00
530
原创 [官方 IP] Utility Flip-Flop
Xilinx Utility Flip-Flop IP（实用触发器 IP）是 AMD Xilinx 提供的一个 LogiCORE™ IP 核，旨在为 FPGA 设计提供灵活的触发器和锁存器功能。该 IP 核允许用户根据需求添加不同类型的触发器或锁存器，如 FDRE（带使能和复位的 D 触发器）、FDSE（带使能和置位的 D 触发器）、FDCE（带使能和清零的 D 触发器）、FDPE（带使能和预置的 D 触发器）、LDCE（带使能的透明锁存器）和 LDPE（带使能和预置的透明锁存器）。
2025-05-02 14:00:00
691
原创 [FPGA Video] AXI4-Stream Remapper
Xilinx LogiCORE™ IP AXI4-Stream Remapper 核是一个专为视频处理设计的模块，用于在不同每时钟像素数（Pixels Per Clock, PPC）要求之间重新映射视频像素。它支持将输入 AXI4-Stream 视频流的像素数据重新组织，以适应不同的输出 PPC 配置，同时提供像素丢弃（Pixel Drop）和像素重复（Pixel Repeat）功能。该 IP 核通过 AXI4-Stream 接口输入和输出视频流，广泛应用于需要灵活像素格式转换的视频处理系统。
2025-05-02 13:58:20
858
原创 [FPGA Video IP] Multi-Scaler
Xilinx LogiCORE™ IP Video Multi-Scaler 核（PG325）是一个高度可配置的视频处理模块，设计用于将单一视频输入缩放到多个不同分辨率的输出，或将多个视频输入缩放到多个输出，仅需单个 IP 实例。该 IP 核基于内存接口（Memory-Mapped AXI4），支持多达 8 个缩放输出通道，适用于需要多分辨率视频输出的复杂系统。Video Multi-Scaler 通过 AXI4-Lite 接口进行控制，提供系统内可编程性，支持实时视频处理。
2025-05-02 13:30:00
2067
原创 [FPGA Video IP] Gamma LUT
Xilinx LogiCORE™ IP Gamma LUT（查找表）核（PG285）是一个优化的硬件模块，用于处理图像数据以匹配显示设备的非线性响应特性。它通过查找表（LUT）结构实现伽马校正或用户定义的变换函数，支持对输入图像数据进行精确的亮度和颜色调整。该 IP 核替代了早期版本的 Gamma Correction IP（PG004），最大支持10位每通道数据，适用于视频和图像处理系统。
2025-05-02 11:00:00
693
原创 [FPGA Video IP] Mixer
Xilinx LogiCORE™ IP Video Mixer 核（PG243）是一个高度可配置的视频处理模块，设计用于将多个视频或图形层（最多 17 层，外加可选的徽标层）混合为单一的输出视频流。该 IP 核支持通过 AXI4-Stream 或内存映射 AXI4 接口输入视频层，具备全局或逐像素 alpha 混合、缩放、颜色空间转换和色度重采样功能。Video Mixer 是早期 On-Screen Display IP 的继任者，广泛应用于视频处理流水线、嵌入式系统和专业视频设备。
2025-05-02 10:15:00
581
原创 [FPGA Video IP] Frame Buffer Read and Write
Xilinx LogiCORE™ IP Video Frame Buffer Read（帧缓冲读取）和 Video Frame Buffer Write（帧缓冲写入）核（PG278）是一对专为视频处理设计的模块，用于在外部内存（如 DDR3/4）与 AXI4-Stream 视频流之间传输视频帧数据。这两个 IP 核分别负责从内存读取视频帧（Read）和将视频帧写入内存（Write），提供高效的帧缓冲管理，支持多帧存储和实时视频处理。它们通过 AXI4-Stream 接口传输视频数据，通过 AXI4 主接口访
2025-05-01 13:15:00
562
原创 [FPGA 官方 IP] Binary Counter
Xilinx Binary Counter IP（二进制计数器 IP）是 AMD Xilinx 提供的 LogiCORE™ IP 核，用于在 FPGA 中实现高性能、面积高效的二进制计数器。该 IP 核支持上行计数器、下行计数器以及上/下计数器，输出位宽可达 256 位。它提供灵活的配置选项，包括用户定义的计数上限、增量值和阈值信号，适用于多种应用场景，如地址生成、定时器和事件计数。该 IP 核可通过 LUT（查找表）或 DSP48 切片实现，优化资源占用和性能。
2025-05-01 13:00:00
668
原创 [SystemVerilog] Arrays
固定大小数组（Fixed-Size Arrays）：在编译时确定大小，适合硬件建模。动态数组（Dynamic Arrays）：运行时分配大小，适合验证中的可变数据。关联数组（Associative Arrays）：使用非连续索引（如字符串或整数），适合稀疏数据。队列（Queues）：动态大小，支持高效的插入和删除操作，适合 FIFO 数据处理。语法示例// 16个8位元素endendmodule说明mem是一个包含 16 个 8 位元素的数组，索引从 0 到 15。通过索引（如。
2025-05-01 10:00:00
940
原创 [SystemVerilog] Union
union是一种用户定义的复合数据类型，允许多个成员共享同一存储空间。访问union中的某个成员时，数据会按照该成员的类型解释。union共享存储：所有成员占用同一内存，修改一个成员会影响其他成员。多视图表示：适合表示同一数据的多种格式（如整数和位向量）。综合支持union（特别是）可用于硬件设计。验证支持：在测试环境中表示多格式数据。union的基本用法是定义多个共享存储的成员，并在代码中选择特定成员访问。SystemVerilog 的union。
2025-05-01 09:30:00
970
原创 [PRO_A7] SZ501 FPGA开发板简介
SZ501 FPGA开发板凭借其强大的硬件性能、丰富的开发资源和灵活的扩展能力，为工程师和开发者提供了一个高效、可靠的开发平台。无论您是进行快速原型设计、复杂系统调试，还是开发高性能应用，SZ501都能为您提供卓越的支持。选择SZ501，加速您的创新之旅！
2025-04-30 17:20:15
1504
原创 [FPGA VIDEO IP] VCU
Xilinx LogiCORE™ IP H.264/H.265 Video Codec Unit（VCU，PG252）是一个专为 Zynq UltraScale+ MPSoC 设备设计的硬件加速视频编解码模块，支持 H.264（AVC，高级视频编码）和 H.265（HEVC，高效视频编码）标准的多标准视频编码和解码。
2025-04-30 11:57:14
948
1
原创 [SystemVerilog] Enum
enum类型允许设计者定义一组命名的常量，每个常量对应一个整数值。enum可读性：通过命名常量代替硬编码数值，代码更直观。类型安全：限制变量只能取枚举定义的值，减少错误。综合支持：适合硬件状态机或控制逻辑的建模。验证支持：在测试环境中表示状态、模式或选项。enum的基本用法是定义一组常量，并将其用作变量类型。enum支持显式指定常量值，允许设计者控制每个枚举值的具体数值。endendmodule说明NOP=0ADD=4SUB=8MUL=12。
2025-04-30 11:00:00
605
原创 [SystemVerilog] Tasks
task是 SystemVerilog 中用于定义可重用过程的构造，允许封装时序逻辑、循环、条件语句等。与function时间延迟task支持时间控制（如#10），而function不支持。返回值task没有返回值，通过输出参数传递结果；function必须有返回值。用途task适合描述复杂行为或协议，function适合无时序的计算。task的基本用法是定义一组操作，并通过调用执行。SystemVerilog 的task是一种灵活的过程性构造，适合封装时序相关或复杂的操作逻辑。
2025-04-30 10:30:00
1385
原创 [SystemVerilog] Functions
function是 SystemVerilog 中用于定义可重用计算过程的构造，特点是执行无时间延迟且必须返回一个值。与task时间延迟function不支持时间控制（如），task支持。返回值function必须返回一个值，task通过输出参数传递结果。用途function适合无时序的计算或数据处理，task适合时序相关逻辑。function的基本用法是定义一个计算过程，并通过调用获取结果。SystemVerilog 的function是一种高效的过程性构造，适合封装无时间延迟的计算或数据处理逻辑。
2025-04-30 10:00:00
1599
原创 [FPGA Video IP] VDMA
Xilinx AXI Video Direct Memory Access (AXI VDMA) LogiCORE™ IP 核（PG020）是一个软核 IP，专为视频应用设计，提供在内存与 AXI4-Stream 视频外设之间的高带宽直接内存访问（DMA）。该 IP 核支持高效的二维 DMA 操作，具备独立的异步读写通道，能够处理视频帧缓冲和实时视频流传输。它通过 AXI4-Lite 从接口访问初始化、状态和中断管理寄存器，广泛应用于视频处理系统。
2025-04-29 14:00:00
897
原创 [官方 IP] XPM_CDC
Xilinx XPM_CDC（Xilinx Parameterized Macros - Clock Domain Crossing，Xilinx 参数化宏 - 时钟域交叉）是 AMD Xilinx 提供的一组参数化宏，用于在 FPGA 设计中实现安全高效的时钟域交叉（CDC，Clock Domain Crossing）。这些宏通过 Vivado 工具的模板实例化，基于 FPGA 的寄存器资源（FF）实现跨时钟域的信号同步，避免亚稳态问题。
2025-04-29 13:45:00
908
原创 [SystemVerilog] Packages
package是一个独立的命名空间，用于封装可重用的代码元素，如类型（typedef）、枚举（enum）、结构体（struct）、函数（function）、任务（task）、参数（parameter）等。package代码复用：定义一次，多个模块或测试环境可共享。命名空间：避免命名冲突，增强代码组织性。模块化：将通用逻辑或类型集中管理，便于维护。综合支持：支持硬件设计中的常量和类型定义。package的基本用法是定义一组共享的类型或函数，并在模块中导入使用。package常用于定义类型，如。
2025-04-29 10:30:00
617
原创 [SystemVerilog] Modport
modport（模块端口，Module Port）是 SystemVeriloginterface中的一种构造，用于为接口中的信号和方法定义特定的访问视图。每个modport定义了一个信号子集的访问权限（inputoutput或inout），以及可选的任务或函数的导入权限。modport信号方向控制：明确信号的输入、输出或双向方向。访问权限管理：限制模块对接口信号或方法的访问，防止非法操作。模块化设计：为不同模块（如主设备、从设备）提供定制化的接口视图。验证支持：在验证环境中提供标准化的信号访问接口。
2025-04-29 10:00:00
688
原创 [FPGA Video IP] Video Timing Controller
Xilinx Video Timing Controller (VTC) LogiCORE™ IP 核（PG016）是一个用于生成和检测视频时序信号的模块，广泛应用于视频处理系统中。该 IP 核支持生成标准视频格式的时序信号（如 Vsync、Hsync、Vblank、Hblank 和数据有效信号 DE），也可检测输入视频流的时序参数。它通常与 AXI4-Stream to Video Out 或 Video In to AXI4-Stream 等 IP 核配合使用，为视频处理流水线提供精确的时序控制。
2025-04-28 10:45:00
445
原创 [SystemVerilog] Typedef
typedef用于为数据类型创建别名，简化类型声明并增强代码的语义表达。可读性：通过有意义的类型名称，代码更直观。复用性：定义一次类型，可在多处使用。模块化：支持复杂数据结构的统一命名，减少重复定义。综合支持：适用于硬件设计和验证。typedef的基本用法是为简单数据类型创建别名，简化变量声明。SystemVerilog 的typedef是一种强大的工具，用于为基本类型和复杂数据结构创建别名，显著提高代码的可读性、复用性和模块化。通过与结构体、联合体、枚举、类、数组等的结合，typedef。
2025-04-28 10:30:00
1829
原创 [FPGA 基础] MicroBlaze 处理器对比
MicroBlaze: 高可配置的 32 位（支持 64 位扩展）RISC 软核处理器，2002 年推出，适用于多样化的嵌入式应用。: MicroBlaze 的精简版，固定配置，优化面积，适合简单控制器任务。: 基于 RISC-V 的微控制器系统，MicroBlaze V 的精简版，专为小型控制应用设计。: 2024 年推出的基于 RISC-V 的现代处理器，取代 MicroBlaze，提供更高性能和开源生态支持。
2025-04-28 10:30:00
1024
原创 [FPGA Video IP] Video Test Pattern Generator
Xilinx Video Test Pattern Generator (TPG) LogiCORE™ IP 核（PG103）是一个用于生成标准视频测试图案的模块，广泛应用于视频处理系统开发、测试和验证。该 IP 核能够生成多种预定义视频测试图案（如颜色条、棋盘格、斜坡等），并支持 AXI4-Stream 输出接口，符合 AXI4-Stream 视频协议。它通常用于视频流水线调试、显示设备测试以及视频系统开发初期，替代实际视频输入源。
2025-04-28 09:45:00
539
原创 [SystemVerilog] Struct
struct是一种用户定义的复合数据类型，允许将多个不同类型的成员组合在一起，形成一个逻辑单元。每个成员占用独立的存储空间，访问时通过点号（）引用。与联合体（union）struct的成员独立存储，union的成员共享存储空间。与类（class）struct是静态类型，支持综合；class是动态类型，仅用于验证。与数组struct支持异构成员，数组成员类型相同。struct的基本用法是定义一组相关成员，并在代码中访问这些成员。SystemVerilog 的struct。
2025-04-27 15:15:00
710
原创 [FPGA Video IP] AXIS to Video Out
Xilinx AXI4-Stream to Video Out LogiCORE™ IP 核（PG044）是一个用于将 AXI4-Stream 接口信号转换为标准并行视频输出接口的视频处理模块。它支持将符合 AXI4-Stream 视频协议的输入流转换为带有标准视频时序信号（如 Vsync、Hsync、Vblank、Hblank 和像素时钟）的并行视频输出，适用于连接到外部视频接收器（如 DVI PHY 或 HDMI 接口）。
2025-04-27 14:36:40
789
原创 [SystemVerilog] Interface
interface是 SystemVerilog 中用于封装一组信号和相关行为的构造，类似于模块，但更专注于信号互联和通信协议的抽象。信号（如logicwire等）。协议逻辑（如时序关系）。任务（task）和函数（functionmodport（模块端口视图）。参数（parameter）和时钟块（clockinginterface的基本用法是将一组信号封装为一个实体，并在模块间传递。interface支持定义task和function，用于封装协议逻辑或信号操作。
2025-04-27 09:45:00
953
原创 [FPGA Video IP] Video Processing Subsystem
Xilinx LogiCORE™ IP Video Processing Subsystem (VPSS)（PG231）是一个高度可配置的视频处理模块，设计用于在单一 IP 核中集成多种视频处理功能，包括缩放（Scaling）、去隔行（Deinterlacing）、颜色空间转换（Color Space Conversion, CSC）、色度重采样（Chroma Resampling）等。
2025-04-26 15:36:10
935
原创 [SystemVerilog] Clocking
clocking块是 SystemVerilog 中用于封装信号与时钟关系的构造，通常定义在interface或模块中。信号采样与驱动：定义信号相对于时钟的采样和驱动时序。时序抽象：屏蔽底层时序细节，简化测试用例开发。验证支持：在验证环境中（如 UVM）提供标准化的时序控制接口。避免竞争：通过明确的采样和驱动时间点，减少仿真中的竞争与冒险。clocking块通过指定信号的采样和驱动时序，简化了验证代码的编写。SystemVerilog 的clocking。
2025-04-26 12:00:00
967
原创 [官方IP] Shift RAM
Xilinx Shift RAM IP 是 AMD Xilinx 提供的一个 LogiCORE™ IP 核，用于在 FPGA 中实现高效的移位寄存器（Shift Register）。该 IP 核利用 FPGA 的分布式 RAM（Distributed RAM）或块 RAM（Block RAM）资源，创建一个可配置的移位寄存器，支持用户定义的宽度和深度，适用于需要数据延迟、数据缓冲或流水线处理的场景。
2025-04-26 10:47:51
584
FPGA开发UART IP
2025-04-26
【FPGA开发工具】SZ901多路FPGA网络下载器使用指南
2025-04-23
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