mikeliang的博客

内容概要：本文详细介绍了2024年设计的一款通信电台引导系统的信号采集与信道检测模块的设计与实现过程。该模块负责对接收信号进行数字化处理，并对宽带数据进行FFT计算，完成信道质量监测。由于项目处于科研验证阶段，为了节省时间和成本，硬件部分选用了现成的货架产品。信号采集部分选用了北京青翼电子科技有限公司的AD采集FMC152子卡，信道检测主卡则选用了Alinx公司基于XILINX Zynq UltraScale+ MPSoCs开发平台的开发板。此外，还设计了一块简单的接口板来解决接口不匹配的问题。软件设计方面，包括FPGA逻辑软件和ARM内部驱动两大部分，具体涵盖了AD9208和HMC7044的配置、AD采集、数字下变频、信道质量监测模块（监测主控模块、FFT计算模块、信道化模块、信道质量统计模块）、AURORA模块，以及应用软件和FSBL软件。最终，项目在一个月内完成验收交付，主要得益于选用货架产品、供应商协助调试接口部分，以及参与人员的专业能力。; 适合人群：对通信系统设计有一定了解，特别是从事信号处理和信道检测相关工作的工程师和技术人员。; 使用场景及目标：①了解信号采集与信道检测模块的设计思路和实现方法；②掌握如何利用货架产品快速搭建硬件平台；③学习FPGA逻辑软件和ARM内部驱动的具体实现细节。; 其他说明：本文不仅提供了详细的硬件选型和技术实现路径，还分享了项目管理的经验，强调了合理选择现成产品和团队协作的重要性。对于希望快速推进项目的团队具有较高的参考价值。

内容概要：本文主要介绍了一种改进传统串口IP设计的方法，即通过增加FIFO（先进先出缓存）来优化串口性能。文中指出，标准的串口IP存在操作复杂、效率低下以及难以与高级总线系统集成的问题。为此，作者提出了在串口IP中加入发送(TX)和接收(RX)两个FIFO的设计方案。新的设计方案不仅简化了数据传输流程，避免了频繁的状态检查和单次传输限制，而且使得串口IP能够更容易地与Xilinx的AXI总线或DSP的EMIF总线等现代处理器总线接口相连接。文章详细列出了原始串口IP和改进后的接口对比，并解释了新接口如何更好地适应处理器总线的要求，从而提高了系统的整体性能和易用性。; 适合人群：硬件工程师、嵌入式开发人员，特别是那些从事通信接口设计和优化工作的专业技术人员。; 使用场景及目标：①希望提高串口通信效率，减少数据丢失风险；②简化串口IP与处理器总线之间的连接难度；③为后续系统扩展提供更好的兼容性和灵活性。; 其他说明：此文档为技术型文档，重点在于实际工程应用中的问题解决和技术实现细节，建议读者具备一定的数字电路和通信协议基础知识，以便更好地理解和应用文中的设计方案。

内容概要：本文详细介绍了为FPGA设计BPI FLASH重构的方法。首先，作者面对Xilinx不提供现成BPI FLASH接口控制器的情况，决定自主设计。第一步是设计BPI FLASH控制器，包括研读数据手册、收集资料确定框架，根据读、写、Program、擦等时序图编写物理层接口模块，再根据命令序列编写控制器模块。第二步，设计BPI FLASH重构功能框图和流程，其原理是通过PCIe主机控制BPI控制器完成BPI FLASH的操作，如擦除、写入重构文件等，操作流程涵盖从擦除、写入DDR3、启动重构到回读、对比检查等步骤。最后一步是对各模块进行仿真验证。; 适合人群：从事FPGA开发工作的工程师，尤其是需要进行BPI FLASH接口设计和重构工作的技术人员。; 使用场景及目标：①掌握BPI FLASH控制器的设计方法，包括依据时序图和命令序列编写相应模块；②理解并能实现BPI FLASH重构的完整流程，确保数据正确写入和读取，保障重构文件与回读文件的一致性。; 阅读建议：由于涉及较多的技术细节和具体操作流程，建议读者在阅读过程中结合实际项目需求，仔细研究文中提到的数据手册、时序图等内容，并尝试进行模块仿真，以加深理解和掌握。

内容概要：本文记录了一位工程师调试Alinx公司软件无线电射频Zynq UltraScale+RFSoC FPGA开发板的经历。文章详细描述了从尝试原厂提供的demo工程开始，到解决DAC输出频率与设置不匹配问题的全过程。调试过程中，作者通过ILA抓取信号、频谱仪检测DAC输出频率、信号源输入验证ADC采集信号频谱、检查RF Data Converter配置、分析Vitis代码以及最终确认AXI总线时钟频率等一系列步骤，逐步排查并解决了问题。最终发现，问题根源在于Vitis代码中对ADC抽取和DAC插入值的配置未考虑到Sample per AXI4-Stream Cycle的因素。通过对代码进行修正，成功实现了预期的频率输出和信号采集效果。; 适合人群：具有一定硬件调试经验的FPGA开发工程师或射频工程师，尤其是对RFSoC芯片有一定了解的技术人员。; 使用场景及目标：①帮助读者理解RFSoC芯片的调试流程和常见问题；②提供详细的故障排查思路和方法，特别是针对DAC和ADC频率设置不匹配的问题；③指导读者如何正确配置Vitis代码以确保RF Data Converter的正常工作。; 阅读建议：本文提供了丰富的实战经验和具体的调试步骤，建议读者在遇到类似问题时参考本文的排查思路，并结合自己的项目环境进行实践。同时，对于文中提到的技术细节，如ILA信号抓取、频谱仪检测等，读者可以深入研究相关工具的使用方法，以便更好地应用于实际工作中。

内容概要：本文档详细介绍了基于FPGA的SDIO模拟SD卡Slave IP的设计。该设计旨在使FPGA能够模拟SDIO模式下的SD卡与CPU进行通信。整个系统由控制器、CMD接口模块（包括发送和接收）、DATA接口模块（包括发送和接收）以及数据缓存模块组成。各个模块协同工作，完成命令的接收与响应、数据的读取与写入等任务。文档还列出了关键接口信号及其功能，并展示了控制器仿真的具体场景，包括激励信号生成、主控制器和SD卡从设备模拟器的工作情况，通过CMD8命令的发送与响应验证了系统的正确性。; 适合人群：对FPGA开发有一定了解，尤其是关注嵌入式系统中CPU与FPGA交互设计的技术人员。; 使用场景及目标：适用于需要在FPGA上实现SDIO协议，模拟SD卡功能并与CPU通信的项目。目标是让开发者掌握如何构建和测试SDIO模式下SD卡Slave IP，确保其能正确响应命令并处理数据传输。; 阅读建议：建议读者仔细研究各个模块的功能和接口定义，结合提供的仿真测试案例深入理解各部分的工作原理，以便更好地应用于实际项目开发中。

搞定多相滤波的FPGA IP

SDIO模式SD卡主控IP

内容概要：本文围绕基于FPGA的图像处理项目，深入探讨了其中的时序设计要点。项目旨在利用一块FPGA690T和一块DSP6678完成多波段图像的目标识别任务，输入输出均采用SRIO 1X接口，并有SRIO 4X连接FPGA与DSP，同时FPGA外接两块DDR3用于缓存。文中详细分析了该项目涉及的四个独立时钟域（两个SRIO 1X、一个SRIO 4X和DDR3时钟域）的时序设计策略。强调了选择DDR3时钟域作为主时钟域的原因，即晶振提供的时钟更为稳定且能保证图像处理模块与存储模块时钟同步；提出在各接口外部增加FIFO或InterConnector进行跨时钟处理，以分离接口与时钟域，便于布局布线；并指出应尽可能选用较低的时钟频率。 适合人群：对FPGA时序设计有一定了解，从事图像处理相关工作的硬件工程师或研究人员。 使用场景及目标：①理解多接口图像处理项目中的时序设计原理；②掌握在不同情况下如何选择合适的时钟域作为主时钟域；③学习如何通过添加缓冲机制来解决跨时钟域的问题。 其他说明：文章内容聚焦于实际工程项目中的时序设计经验分享，为读者提供了具体的实施方案和技术细节，有助于提高读者在类似项目中的设计能力。

这是我在剑桥读大学时的C/C++讲义，非常简洁，很多东西都一笔带过，不过这就是剑桥的学习方式，很多东西要自己去深挖，想体验一下的话，就下吧，呵呵