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RSS订阅原创 建立时间和保持时间的分析(setup time and hold time)
首先对建立时间和保持时间要有一些初步的理解书面解释建立时间：是指在时钟上升沿到来之前数据必须保持稳定的时间。保持时间：是指在时钟上升沿到来以后数据必须保持稳定的时间。对于每一个寄存器来说，建立时间和保持时间都是一个确定的参数，目的是为了在数据采样的时候数据能够稳定建立时间用这个简单的两个寄存器来对建立时间和保持时间进行分析我们主要对寄存器reg2来进行分析首先我们要明确数据到达寄存器reg2所需要的时间其中的参量：Tclk1:时钟到达寄存器reg1的时间Tco：数据在时钟到来之后
2021-08-25 15:44:08
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原创 Verilog HDL （一）
Verilog HDL 语言基础基本语法规则1、标识符2、间隔符3、常量及其表示方法基本语法规则1、标识符注意点：①区分大小写②不能以数字、"$"等作为开头③转移标识符：以 \ 作为开始，以空白符（空格、制表符tab、换行符结束） reg clk; reg \clk ;这两个都是一样的2、间隔符① 空格符 （\b）②TAB键 （\t）③换行符 （\n）3、常量及其表示方法整数型常量实数型常量字符串型常量可综合不可综合 ，用于逻辑仿真不可综合
2021-08-19 16:16:24
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空空如也
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