笔试题-2023-海光-数字芯片设计【纯净题目版】

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• 单选题 2分
• • • • 1 两个5bit的有符号数相加和相乘的结果的位宽最小分别是( ).
      • 2 对于28nm制程芯片，合法的电压、环境温度条件下，以下哪种情况内部信号速度最快( ) .
      • 3 下列关于典型的处理器Core执行顺序描述正确的是( )。
      • 4 能正确检测出同步下降沿(negedge edge)的电路是( )。
      • 5 请问按照下面代码中的随机约束，d随机为0的概率是( ) .
      • 6 在perl中执行完以下代码后，$1的值为什么( )。
      • 7 以下关于复位的描述，正确的是( )。
      • 8 已知 fCLKA=100MHz, fCLKB=48MHz,现需要在30ns内,从CLKA的时钟域发出两个持续时间为1 cycle的非连续脉冲(即前10ns发送一个脉冲， 20~30ns发送一个脉冲)，送入CLKB的时钟域，关于这条数据通路上的跨时钟域处理，请问如何能保证功能正确目delay最小( )。
      • 9 下图为组合逻辑Y=f (x1,x2,x3,x4)的真值表，请根据真值表选择Y的逻辑表达式()，
      • 10 有一个FIFO设计， 输入时钟100Mhz, 输出时钟80Mhz,输入数据模式是固定的，其中1000个时钟中有800个时钟传输连续数据，另外200个空闲，请问为了避免FIFO下溢/上溢， 最小深度是多少( )。
      • 11 当功能覆盖率达到100%，可以说明( )。
      • 12 下面程序输出的结果是( )
      • 13 下面System verilog程序的输出结果是( )。
      • 14 设有如下时序图，那么以下哪个断言(assertion)会fail ?
      • 15 下列说法错误的是( )。
• 2 多选题 5分
• • • • 1 下面的UVM phase中哪些phase是消耗仿真时间的( )
      • 2 关于latch与Flip-Flop特性描述正确的是( )。
      • 3 下面技术有助于提高CPU前端指令处理性能的有( )。
      • 4 芯片tape out回来后，发现有一个逻辑问题需要做metal ECO, ECO的过程中需要用到一个2输入与门，但待修改电路附近的spare cell只有: DFF, 2输入mux，inverter, OR, TieO, Tie1.那么你可以选取( )来实现2输入与门。
      • 5 请选出AHB协议描述正确的选项( )。
      • 6 跨时钟处理中，以下哪些结构可能存在风险( )。
      • 7 下列哪些语句能产生希望的时钟信号( )
      • 8 在system verilog中, function跟task的区别是什么? ( )
      • 9 下面哪些代码输出的结果是 1 2 3 ( )。
      • 10 CPU Core设计中的寄存器重命名技术有助于消除下面哪类数据相关( )。
• 填空题 4分
• • • • 1 将二进制数10010101转换成格雷码结果是（），格雷码表示的10010101转成二进制的结果是（）
      • 2 如下图所示，在不考虑clock latency的情况下，若D1的数据正确采样后从CK端到达Q端的延时为Tco, D1输出端到D2输入端的组合逻辑延时和布线延时为TDelay, D2触发器的建立时间为Tsu,触发器的保持时间为Th, clka的时钟周期为Tclk,uncertainty为Tunc，那么，这条timing path的:
      • 3 设系统的L2Cache为一个8MB大小的Cache,采用16路组相连，Cacheline大小为64B。若一个数据的地址为0Xb98740, 则该数据在cache中存储的tag内容为（）
      • 4 下列哪些代码行的写法不利于综合(注意不是代码错误)（）。
      • 5 一个线性反馈移位寄存器(斐波那契LFSR)的特征多项式为F(x)=x3+x2+1, 初始状态为全1s输出的m-序列为（）