linkcli的博客

原创 microblaze 双向端口无法正常使用要怎么办？

按照正点原子microblaze 的257页设置USB的三态端口，发现无论怎么样，都不能正常收到数据。3.USB 代码丢进BD里面， 把输入的数据usb_data_in输出,结果输出是0。1.直接运行USB 代码，不添加BD模块，收发都正常；2.USB 代码丢进BD里面， 输出固定数据是正常的；这个问题困扰了我2天，后面经过高人指点，终于解决。

原创 The selected platform does not have domains to accommodate 的解决方案

打开打包的axi 相关文件的makefile 文件，另外注意，makefile 文件。

原创 HLS和 VITIS在使用上的区别？

用C/CPP 语言写好一个函数，或者一个写多个函数，封装进一个函数里面，将这个函数进行 c 仿真，c 综合， 联合仿真，进行最佳的优化（主要是延时），最终导出verilog /vhdl 的 IP 核，是IP 核，IP 核，IP 核，重要的事情说3遍，然后将这个IP 核 导入vivado , 像普通IP 一样使用。本质上是把C 语言变成verilog /vhdl ，最终在vivado 使用。启动 Vitis，把这个xsa 文件导入到vitis 的工程，最终会变成应用工程里面的一个函数，没错，变成一个函数。

原创 HLS生成的代码无法导入vivado

经过3个小时的找原因（本人比较菜），终于发现，就算 IP已经在 IP Catalog 里面，也要向例化普通的IP 核一样，双击MatrixMultiply，完成Customize IP 的步骤，给例化的IP 取名字，点击OK, 这样IP 核才能被添加到工程代码里面。明明已经在Settings -> IP -> Repositories 里面导入了HLS 生成的IP 核了呀！并且 IP Catalog 里面也有了呀！发现生成比特流报错：无法找到HLS 生成的IP 核。

原创 GPIB 注意事项（sn75als160+sn75als162）

本文的作者，通过借鉴GITHUB的开源代码，同时借鉴了中国知网几位硕士研究生（杨翠翠/许诚昕/高玉栋/）的论文，以及《IEC_60488_1_2004_IEEE 488.1》，《中华人民共和国国家标准GB／T 1 5946--2008／IEC 60488-1：2004》，完成了公司安排的任务，所以分享经验，记录成长。

原创 关于unasserted 和 asserted 的 Logic Lever

关于unasserted 和 asserted 的 Logic Lever

原创 真双口ram的写优先，读优先，no change 的解释和仿真

原创 ## Verilog分频公式,即把高频率降成低频率的公式

Verilog分频公式,即把高频率降成低频率的公式F (高频率) /F(低频率)/2举个例子:将1M分频成10K ,怎么办呢?1M的周期:1s/1Mhz= 1 10^3ns即数10^3个数产生1 个1Hz的波形10K的周期:1s/10K= 10^5 ns即数10^5个数产生1个1Hz的波形所以想把1M变成10K ,就是每产生一个波形,从数10^35个数就可以啦!用一个计数器把要数的数字s装起来,数字S怎么算?10^3 + 10 ^3 *N= 10^5 //从103开始,每一

原创 # Error loading design ，modelsim运行之后，不出波形，该如何解决？

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