joomlama的博客

xilinx vivado axi_quad_spi IP核4线转3线控制ADI ADC FPGA源代码

vivado video mixer [Synth 8-439] module 'zynq_design_v_mix_0_0_v_mix' not found

Verilog 二进制补码四舍五入截断最近发现一个问题，就是很多工程师不知道怎么把二级制补码数据进行四舍五入截断，其实这个很简单，我举一个例子，大家就明白了reg [32:0] dout= 0；wire [46: 0] m_axis_data_tdata；dout<= (m_axis_data_tdata[46:0] +{ ~m_axis_data_tdata[46], { 13{ m_axis_data_tdata[46] } } } ) >>>14;这里是把47位