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RSS订阅原创 no path
一段具有有效起点(reg1 clock pin)及有效终点(reg2 D pin)的path路径上存在一个buf，此buf的输入输出pin名为in和out。那么如果设置如下sdc约束，会导致报reg1/CK -> reg2/D timing时，显示no path的结果。比如如下两种情况： 1. set_max_delay/set_min_delay -to buf/in 2. set_disable_timing -from buf/in -to buf/out。
2024-12-04 15:05:40
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原创 tcl脚本中的format
在 Tcl 脚本中，format是一个非常灵活的字符串格式化工具，适用于各种需要格式化输出的场景。format可以用来对齐输出文本，常见于日志、表格或终端展示。
2024-11-28 17:43:54
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原创 tcl脚本中for/foreach/foreach_in_collection
用于遍历列表或数组，它会自动将列表中的元素依次取出并赋值给变量，常用于不需要明确计数器的场景。并非 Tcl 的标准语法，而是某些工具（如 EDA 工具中的脚本）提供的扩展。是一些 Tcl 扩展或工具中用于遍历集合中的元素的语法。循环用于处理计数器或递增变量的场景，它的语法类似于 C 语言中的。命令来获取一个设计中的所有单元（cells），并逐一遍历它们。用于遍历集合中的元素，具体用法根据环境而定。类似，但具体实现可能会有所不同。假设在某个环境中，你需要使用。可以用于遍历这些单元。
2024-11-28 15:15:39
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转载 SDC是如何炼成的？时钟定义篇 - 附create_generated_clock花式定义方法！
SDC是如何炼成的？时钟定义篇 - 附create_generated_clock花式定义方法！ - 春风一郎 - 博客园
2024-11-20 09:51:07
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原创 SRAM compiler设置中的Extra Margin Adjustment（EMA）设置
EMA通过增加内部时序的延迟，确保在读写操作中有足够的时间完成数据访问。这个延迟给了内存更多的容错空间，尤其是在制造工艺的不确定性增加时（例如，制造过程中出现偏差的情况）。其主要目的是通过引入延迟来提高制造良率，特别是在工艺成熟度不高或者对稳定性要求较高的情况下。：EMA 设置直接影响内存的读写访问时间以及整体周期时间。增加裕量意味着访问时间和周期时间会有所延长，因此EMA设置较高时，性能会有所降低。：通过延迟操作，EMA可以有效提升在不同生产批次中的一致性和制造良率。
2024-10-14 15:57:02
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原创 SRAM compiler中Power Gating 和 Retention选项
是两个重要的选项，它们与功耗管理和数据保持功能有关。以下是对这两个选项的解释，以及在何种情况下需要将它们设置为 ON。在设计时，是否启用这两个选项需要根据具体的功耗要求和数据完整性需求进行权衡。在 SRAM 编译器中，
2024-10-14 14:05:19
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原创 SRAM compiler中 Number of banks 设置
的值时，需要考虑应用的性能需求、功耗要求和面积限制。设计者应根据具体的应用场景选择合适的bank数量，以优化整体系统性能。bank是一种用于分离存储器访问的设计结构，允许同时对不同的存储区域进行读写操作，从而提高存储器的并发访问性能。选项用于指定 SRAM 存储器的 并发存储区域。在 SRAM 编译器中，
2024-10-14 13:59:52
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原创 SRAM compiler选项中 Soft Error Repair (SER)
引起的瞬时故障，可能会影响 SRAM 中存储的数据。SER 功能通过某种机制检测并修复这些错误，从而提高存储器的可靠性。在 SRAM 编译器中，
2024-10-14 13:46:27
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原创 SRAM compiler中 BIST MUXes设置
功能，使 SRAM 能够在生产测试和故障排查中进行自我诊断。这些多路复用器通过选择不同的测试模式和数据源，帮助验证存储器的功能和性能。在设计时，是否启用 BIST MUXes 需要根据实际需求、面积限制和性能要求进行权衡。在 SRAM 编译器中，
2024-10-14 13:29:43
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原创 SRAM中的bit-write mask 和 word-write mask选项
高密度、高性能 SRAM：低功耗 SRAM：大多数单端口 SRAM：高密度、面积优先的 SRAM：
2024-10-14 11:28:33
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原创 SRAM的Multiplexer Width设置
通常情况下，SRAM的位宽（bit-width）决定了每次读写操作中可以同时传输的数据位数，而Multiplexer Width与访问方式有关。如果SRAM的位宽是32，而Multiplexer Width是16，这意味着需要两组多路复用器输出每次操作中完整的32位数据（每次操作分成两次，从16条位线中选择两组）。因此，Multiplexer Width与SRAM的位宽相关，因为它会影响SRAM的访问结构和数据输出方式，特别是在优化面积和功耗时。，较大的 Multiplexer Width 可能更合适。
2024-10-14 10:20:24
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原创 tcl脚本中的info用法
在中，info命令用于获取与程序执行状态相关的各种信息。它能够返回当前环境中的变量、命令、函数等的详细信息，是调试和控制流程时非常有用的工具。以下是info。
2024-10-12 14:03:51
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原创 DC中插dft时的set_dft_signal设置
是在DC 综合过程中为 DFT 插入做准备的关键命令。具体来说，当你在定义测试相关的信号，如扫描使能和时钟门控信号时，它就会被使用。这个命令有助于工具正确地处理 DFT 信号，并在后续插入扫描链的过程中确保功能和功耗优化。
2024-10-12 13:55:49
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原创 半周期检查-下降沿发上升沿采
data arrived time >> data require time, 所以，hold time 时序很容易满足。所以，静态时序分析时，用于setup检查的时间为T/2， 数据传输到capture（UFF3）触发器的时间只有T/2。起始点 startpoint：UFF5，下降沿触发。起始点 startpoint：UFF5，下降沿触发。结束点 endpoint：UFF3，上升沿触发。结束点 endpoint：UFF3，上升沿触发。
2024-10-11 17:35:07
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原创 two port和dual port ram
具有两个端口，分别用于读和写操作，同时执行一个读和一个写，适用于需要同时进行读写但不需要高并发操作的场景。：具有两个独立端口，支持任意组合的读写操作，适用于需要高并发访问或多核、多任务环境。
2024-09-23 17:38:48
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原创 RAM Mux 和 RAM Bank
是指 RAM 中的多路复用器（Multiplexer）的宽度，描述了RAM 的数据路径和 I/O 数据路径之间的关系。多路复用器是一种硬件组件，用于选择不同数据路径中的数据。它决定了在同一个时钟周期内每个 I/O 端口可以访问多少数据。是指将 RAM 存储器分成多个独立的块，每个块称为一个“Bank”。每个 Bank 是一个独立的存储区域，通常可以同时进行读写操作。
2024-09-23 17:36:57
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原创 特殊的sdc设置
DDR（Double Data Rate）接口：输入数据在时钟的上升沿和下降沿同时传输，因此需要对时钟的上升沿和下降沿分别设置输入延迟。，工具会自动认为输入信号的延迟是相对于时钟的上升沿。假设设计中有一个输入端口。的下降沿，并且延迟时间为 2ns。输入信号的延迟是相对于时钟。默认情况下是基于时钟的。
2024-09-19 16:07:38
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原创 create_generated_clock加-combinational
指定这种类型的generated_clock的source latency只包括主时钟通过组合逻辑传播的路径。，而不会包含任何经过时序元件（如触发器或锁存器）或其他派生时钟的路径。
2024-09-18 16:07:15
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原创 欢迎大家评论讨论set_input_transition对path delay的影响
个人理解，经过多级组合逻辑后到达一个时序逻辑（例如触发器或寄存器），值对于后续reg2reg路径的影响是有限的，但仍然存在。
2024-09-04 16:48:00
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原创 Verdi中快速查找define宏定义及其active/inactive状态
用macro utility中的三个工具分别打印报告（各自针对不同的宏）。生成的log文件中会显示宏定义的使用情况。打开verdi后 通过 菜单栏tools -> vc apps toolbox。
2024-08-26 11:11:46
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原创 git restore对工作区及暂存区文件的影响
仅修改工作区，将工作区的文件恢复到暂存区中的状态。影响：工作区中的更改会被覆盖，恢复为暂存区的状态。：默认情况下，修改工作区和暂存区，将它们恢复到最新提交中的状态。影响：工作区和暂存区都会被覆盖，文件内容恢复为最新提交的版本。：仅修改暂存区，将暂存区的文件恢复到最新提交中的状态。影响：暂存区中的文件会被恢复到最新提交的状态，工作区的文件不会受到影响。通过这些命令和选项，你可以灵活地管理文件的不同版本，确保工作区和暂存区的状态符合你的需求。
2024-08-23 17:25:49
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原创 DC save_upf时，为什么set_voltage的命令不会保存
命令设置的电压信息是设计约束的一部分，不属于 UPF 文件描述的内容。因此，使用save_upf命令时不会将其保存。要保存电压设置，建议将这些信息记录在 SDC 文件中，或使用其他脚本来管理电压设置。
2024-08-09 09:59:58
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转载 STA：SRAM中min_period的由来
首先，min_pulse_width, 是检查时序逻辑中clock信号的高电平与低电平的宽度是否超过了规定的最窄宽度。对于这个check，是不能够忽略的。理论上必须fix。但是由于在signoff是会加一些derating，uncertainty， 以及各种corner，因为存在一定的margin，所以，如果有违例，但是芯片回来却没有问题，也不必惊讶，那是因为这些违例尚在margin的覆盖范围之内。强烈建议不要带着mpw违例进行signoff，而如果必须如此，需谨慎评估风险。
2024-08-02 14:00:14
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原创 DC综合时set_ideal_network -no_propagate
在Design Compiler (DC) 综合过程中，命令用于指定理想网络（ideal network），这些网络通常不会被综合工具修改。这些网络的延迟和负载被忽略，从而简化了综合过程。
2024-07-30 15:23:19
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转载 Fusion Compiler 中对宏单元Macro的优化方法（一） —— set_skew_macros
举个简单的例子，比如input paths的时序比较差，那么工具会通过preppone input Regs或者postpone macros的方式去优化input paths 的时序。因此，后续的CCD skew computation在优化outer paths的时候可能会对input registers和output registers的skew value进行改变，从而影响了对macro bank的优化。2.工具在优化input paths的同时，不会以损害output paths的时序为代价。
2024-07-26 14:55:09
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原创 set_clock_groups -physically_exclusive 和-asynchronous是否有必要同时设置
在SDC（Synopsys Design Constraints）约束中，和是用来定义时钟组之间的关系的。：指定一组时钟是物理上互斥的，即这些时钟不能同时活动。这在设计中有物理约束的场景中使用，例如在一些功耗管理策略中，不同的电源域中的时钟可能是互斥的。：指定一组时钟是异步的，即这些时钟之间没有时序关系，时序分析工具不需要分析这些时钟之间的路径。这通常用于不同时钟域之间的约束，明确告诉时序分析工具不需要跨时钟域的时序分析。
2024-07-26 10:07:25
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原创 TSMC常见工艺库中7t/9t track的选择
在TSMC的工艺库中，"7T" 和 "9T" 是指标准单元库的轨道（track）数。轨道数（track count）通常是指每个单元的高度，这个高度决定了布线资源的密度和灵活性。不过，需要注意的是，9T库通常会占用更多的芯片面积，设计成本也会相应增加。因此，选择合适的单元库需要在性能、面积和功耗之间找到平衡。
2024-07-25 15:05:03
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原创 IC数字前端设计需要具备的技能
成为一名优秀的数字前端设计工程师，需要综合掌握技术技能、理论基础、工具使用以及软技能，并通过实践经验不断提升自己。这些技能不仅帮助你在设计工作中高效且精准地完成任务，还能在团队合作和项目管理中发挥重要作用。
2024-07-24 11:48:28
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原创 verilog基本电路精选
Verilog基本电路设计之一（单bit跨时钟域同步） - 数字IC设计讨论(IC前端|FPGA|ASIC) - EETOP 创芯网论坛 (原名：电子顶级开发网) -Verilog基本电路设计之二（时钟无缝切换） - 数字IC设计讨论(IC前端|FPGA|ASIC) - EETOP 创芯网论坛 (原名：电子顶级开发网) -Verilog基本电路设计之三（异步FIFO） - 数字IC设计讨论(IC前端|FPGA|ASIC) - EETOP 创芯网论坛 (原名：电子顶级开发网) -Verilog基本电路设计之四
2024-07-02 13:33:22
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转载 SystemVerilog 芯片验证书单
Mentor的验证方法学团队出一本电子书，放在Mentor的Verification Academy上，介绍UVM/OVM挺全面的一本书，附有大量代码（绝对量大管饱），而且后面附录有详细guideline，的确可以当代码的cookbook来用。比较新的一本书，将UVM讲解得比较全面，有大量的代码和图表，连IEEE 1800.2和UVM 1.2的差异点feature都特意标注了出来，里面很多example都跟实际复杂工程很贴切，唯一的缺点估计只是份量有点足，可以从入门一直用到进阶的一本书。
2024-06-26 15:01:47
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转载 VCS+Verdi联合仿真教程
VCS是编译型Verilog模拟器，它完全支持OVI标准的Verilog HDL语言、PLI和SDF。VCS具有目前行业中最高的模拟性能，其出色的内存管理能力足以支持千万门级的ASIC设计，而其模拟精度也完全满足深亚微米ASIC Sign-Off的要求。VCS结合了节拍式算法和事件驱动算法，具有高性能、大规模和高精度的特点，适用于从行为级、RTL到Sign-Off等各个阶段。VCS已经将CoverMeter中所有的覆盖率测试功能集成，并提供VeraLite、CycleC等智能验证方法。
2024-06-25 14:37:59
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转载 VC Spyglass CDC跨时钟错误
图5-1 所示为亚稳态的案例，F1是clk_A时钟域的寄存器，F2是clk_B时钟域的寄存器，clk_A和clk_B是异步时钟，寄存器F1的输出信号A发生跳变的时刻有可能与clk_B的上升沿发生重叠，此时对寄存器F2来说，在setup-hold time时间区间内，输入A没有保持稳定，因此寄存器F2输出的B是不确定状态，这就是亚稳态。例如下图7-29和7-28中，x和y的组合（x，y）在同步前只有（1,1）和（0,0）的组合，在同步后出现了（1,0）的组合，还有可能出现（0，1）组合。后期我们会持续更新。
2024-06-20 09:35:50
938
转载 VC Spyglass CDC(一）CDC与亚稳态、亚稳态电路的分类
Synopsys Verification Continuum的静态验证平台包含了VC LPVC formal三种静态检查工具。Spyglass原是Atrenta旗下的静态检查工具，占据CDC/RDC sign-off工具的大部分市场份额。后来Synopsys收购了Atrenta，整合Spyglass推出了。
2024-06-20 09:13:37
176
空空如也
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