- 博客(40)
- 收藏
- 关注
RSS订阅原创 如何使用VCS+XA加密verilog和spice网表
那么如果要交付spice网表供对方进行VCS+XA仿真呢。：需精确控制加密范围（如仅加密核心算法或敏感逻辑）。：需快速对整个模块加密，支持不同粒度控制。
2025-05-19 23:16:02
450
原创 SOS修改权限的方法
soscmd select library library/* library/*/* ----这个就是选择要修改的文件夹。在进行操作时，务必打开SOS，确认每一步选择到了正确的文件夹或文件。如果在库里已经有文件了。那么就要用下面的命令行来修改权限。第一步：选择文件或文件夹，用soscmd select。
2025-05-07 14:38:51
115
原创 designware IP如何被FPGA综合
DW的IP要被vivado等综合还是很麻烦的，而是用synplify等综合工具，然后再嫁接到vivado中也非常麻烦。4. 对于参数化IP，可以根据不同参数分别gtech综合。1. 对DW的IP进行gtech综合。而使用的综合库是gtech。由于gtech的种类不是很多，所以一开始描述会麻烦点。很快就会形成一个完整gtech.v的库。3. 然后将design_gtech_netlist.v和gtech.v一同引用至vivado中，即可完成综合。DW02_mac_12x12是gtech综合后的版本。
2025-04-15 22:36:31
542
原创 SSH密钥认证 + 文件系统权限控制 + Git仓库配置+封存与解封GIT仓库
通过SSH密钥认证 + 文件系统权限控制 + Git仓库配置，确保用户仅能通过git push命令提交修改，而无法通过直接操作服务器文件或其他方式修改仓库。最后的部分ssh-rsa AAAAB3NzaC... user@example.com 替换为 之前公钥的部分。2. 这个时候在用户的home下面有个/home/.ssh/会产生一个私钥和一个公钥。如果使用smartgit，可以保存密码，这样每次就不用再输入密码了。usr@example.com 可以自己定义：比如：dd@dd。
2025-03-21 10:24:35
519
原创 AMS仿真方法
其实仿真并未真正开始，直到弹出simvision界面。2. 在virtuoso中按照analog的方式，建立testbench的schematic，引入analog模块、数字模块，以及其他仿真激励。在config中找到数字模块，选择Mark as External HDL Text(AMS UNL only)并且准备一份.vc文件，将所有的verilog file的路径全部写在里面。引入时会报warning，大意是顶层中的一些模块无法建立symbol，不需要care。其次，将.vc文件引入ADE中。
2025-02-01 22:25:46
1013
原创 如何修改vivado中的dbg_hub的clk
1. 更改dbg_hub时钟，使用该语句：connect_debug_port dbg_hub/clk [get_nets ‘时钟端口名’] 如：connect_debug_port dbg_hub/clk [get_nets ila_0/clk].打开Synthesis中的schematic，点击对应的时钟。在net属性里可以看到。
2024-12-18 09:09:44
1023
原创 sublime写verilog必备的几个插件安装及使用
linter-contrib-xsim（如果服务器上安装有vivado的话）在弹出框中搜索你要安装的插件。1. sublime插件安装。
2024-12-17 09:57:59
304
原创 Linux字符串截取方法
字符，保留右边字符。echo ${test#*//}其中 test 是变量名，# 号是运算符，字符，保留左边字符echo ${test%%/*}%%/ 表示。字符，保留左边字符echo ${test%/*}%/ 表示。截取，到结束 从右往左，第10个字符截取到字符串结束。字符，保留右边字符。，删除最后（最左边）一个 / 号及右边的字符即删除。，删除第一个 / 号及右边的字符即删除。截取到结束 截取从第7个字符开始到结束。截取 截取倒数第0到第7个字符的前5个。截取 截取第0~6个字符。
2024-12-12 21:24:12
673
原创 如何写模拟IP的verilog行为模型
在SoC系统中，数模混合仿真是非常复杂的过程。spectre虽然有AMS等仿真工具，但是对于大规模SoC芯片其实并不是实用。通常的做法是，在模拟端，用verilogA写数字模型，然后通过纯模拟方式进行仿真。但是这个仅仅对于以模拟为主的SoC适用。对于以数字为主的SoC，更重要的是数字仿真。这就需要模拟电路能够提供一个能够进行verilog仿真的模拟IP行为模型。很多模拟工程师纯粹从行为上写模型。这样的模型只能是大体功能正确，但往往会忽略一些电路的细节功能，这些细节功能才是芯片成败的关键因素，也是设计师往往考
2024-11-08 11:59:20
390
原创 virtuoso 中用 nc-verilog 抽取verilog 网表，如何避免instance 以bus的形式被抽出
Schematic editor，Launch, Plugins, Simulation, NC-Verilog, 随后按照菜单走就行了。在工作目录下创建一个文件 .simrc。.simrc 里加上如下内容。重启 Virtuoso。
2024-11-08 11:49:17
704
原创 verilog数组端口的处理方法
Verilog目前并不支持数组型端口，这不利于一些信号的管理（仅有System Veilog允许这样定义）一般情况下我们选择将数组合并为一个大位宽信号进行输出。
2024-05-03 11:56:06
1051
原创 如何使用GVIM verilog automatic插件实现自动例化
1. 使用ctags_gen生成tags文件。3. 点击 verilog--->AutoInst。
2024-02-08 01:07:15
3123
原创 gvim杂碎记录
1. 鼠标点到需要搜的那个字符上，按shift+8，就会自动搜索。:/xxx 向下搜索xxx。xxx 向上搜索xxx。3. 按n：向下搜索。
2024-02-06 13:25:32
670
原创 Boost开关电源的建模（一）
然后，我们就发现如果是直流量的话，这个模型就是一个理想的变压器模型。从上式中可以看到，V1是受控于V2，i2是受控于i1的。当Q1截止时，电容C处于充电状态，其一个周期内积分和为0。通过比对上面这个式子，我们可以明显发现，加入扰动后，V1增加了扰动项dV2；因此，在直流模型中，电感为短路状态，电容为开路状态。注意，电感在Q1打开前后，两端电压会换向，其积分和为0。我们将这个理想变压器模型代入到最初的Boost模型中去。当Q1导通时，i2为0，V1为0；当Q1关断时，i2=i1，V1=V2。
2023-11-21 23:20:31
709
原创 simics安装solaris9，成功运行memory compiler
simics安装solaris9，成功运行memory compiler
2022-04-23 11:23:41
2912
2
转载 [转载]微电子新手入门之Cadence常用操作——Cadence将版图导入到ADS中
[转载]微电子新手入门之Cadence常用操作——Cadence将版图导入到ADS中
2022-04-16 21:42:11
4403
原创 check_library报错
解决Error: The check_library command failed to run. Check the installation of Library Compiler. (LCSH-3)问题
2022-04-10 09:35:37
3701
3
原创 vivado：debug状态下无法抓取数据。（已解决）
这两天搞一个小项目，里面用到了SPI，时钟频率很低，我就设置了10MHz。结果，我在VC707的板子上跑。崩溃呀，跑都跑通了，但是用debug，怎么也抓取不到波形。一度怀疑是vivado 2017.4又存在重大bug。然后，仔细看了看他的报错内容。说我的设计与器件不匹配dismatch。。。然后建议我三点。留意到第三点的时候，我发现有问题了。第三点是说：建议我把ila模块时钟调整到超过JTAG...
2018-08-05 09:02:36
6247
GVIM verilog插件，automatic改进版！
2024-02-08
空空如也
TA创建的收藏夹 TA关注的收藏夹
TA关注的人