chenchen410的专栏

在systemverilog中，module可以被嵌套调用。最顶层的module名应与

systemverilog中的Program Block与module有些类似，但module是基于硬件思想，

在systemverilog中支持class，class与module此class与c++中的class类似。

Procedural statements are introduced by the followinginitial // enable this statement at the beginning of simulation and execute it only oncefinal // do this statement once at the end of simulat

在systemverilog中，仍然支持verilog中的always,但同时新增了

systemverilog兼容一些c中的数据类型，也增加了一些特有的数据x

一个复杂的testbench是非常冗长且复杂的。解决这种复杂性的一种途径是将代码分割由一些小的段落组合而成。verilog中的function和task可以帮助我们完成复杂代码段的分割。function包含输入声明并返回一个值（一般为reg类型或者integer类型），当被调用时，函数立即执行因此在函数中不可以有时间控制结构。相比而言，task结构更加的灵活，该结构可以包含有输入，输出以及双向端口

\source\tb\systemverilog  中是testbench及相关class

systemverilog 支持fork join语句，其中的语句默认是并行执行，但其中begin end