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RSS订阅原创 AI Engine Kernel and Graph Programming--知识分享5
一个AI引擎程序必须包括一个用C++编写的数据流图规范。自适应数据流（ADF）图是具有单个AI引擎内核或通过数据流连接的多个AI引擎内核的网络。图形可以使用特定构造与可编程逻辑（PL）、全局存储器和/或主机处理器交互。input_plio和output_plio端口对象可用于建立到可编程逻辑或来自可编程逻辑的流连接，input_gmio和output_gmio端口对象可用于建立到全局存储器或来自全局存储器的存储器映射连接，RTP（RTP参数）对象可用于在图形执行期间设置和控制内核所需的参数。
2025-05-19 09:22:47
677
原创 AI Engine Kernel and Graph Programming--知识分享4
AI引擎API为基于向量的矩阵乘法提供了一个aie：：mmul类模板。多个中间矩阵相乘的结果被累加以给出最终结果。有关支持的矩阵乘法形状(M*K*N)和数据类型的更多详细信息，请参阅《AI Engine API用户指南》(UG1529)中的矩阵乘法。AIE：：MMUL操作MUL和MAC接受用于基于向量的矩阵乘法的行主格式数据。然后，对于aie：：mmul的Mac操作，按M*K或K*N排列数据。这种数据洗牌可以在PL或AI引擎中完成。本节给出了A(*)×B(*)矩阵乘法的一个例子。
2025-05-12 11:18:04
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原创 AI Engine Kernel and Graph Programming--知识分享3
有限脉冲响应（FIR）滤波器由以下等式描述，其中x表示输入，C表示系数，y表示输出，并且N表示滤波器的长度。以下是一个32抽头滤波器的示例。每个输出需要32次乘法。如果将cint16作为数据类型和系数类型，则在内核中计算一个样本需要4个周期，因为每个AI Engine每个周期可以执行8个MAC操作。如果数据从一个流端口（32位）流传输，则一个数据可以产生一个输出（在处理过程中）。因此，设计是计算限制的。您将看到如何将内核拆分为4个级联内核，以便每个周期处理一个样本。
2025-05-09 14:24:22
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原创 AI Engine Kernel and GraphProgramming--知识分享2
对于内核在单独但相邻的AI引擎中的情况，可以通过在使用乒乓缓冲器的两个相邻AI引擎瓦片之间共享的数据存储器模块来执行通信。自由运行的内核必须定义自己的图形。在多个内核适合于单个AI引擎的情况下，可以使用AI引擎的本地数据存储器中或AI引擎直接访问的三个相邻存储器中的任何一个中的公共缓冲器来建立两个或更多个连续内核之间的通信。AI引擎编译器将多个内核分配到单个AI引擎中，如果它们的组合总运行时间比率小于1，并且多个内核适合AI引擎程序内存，并且如果总资源使用量（如流接口数量）不超过AI引擎瓦片限制。
2025-05-06 10:37:07
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原创 AI Engine Kernel and GraphProgramming--知识分享1
AI引擎的强大之处在于它能够使用两个向量执行乘法累加（MAC）操作，为下一个操作加载两个向量，存储来自前一个操作的向量，并在每个时钟周期中递增指针或执行另一个标量操作。每个AI引擎都包含一个矢量和标量处理器、专用程序内存、本地32 KB数据内存、对本地内存的访问以及三个相邻的AI引擎，方向取决于它所在的行。它与PL、全局内存和PS交互，具有特定的结构，如PLIO（图形编程中的端口属性，用于与可编程逻辑进行流连接）、GMIO（图形编程中的端口属性，用于与全局内存进行外部内存映射连接）和RTP。
2025-04-30 13:39:50
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原创 Versal Adaptive SoC AI Engine 知识分享7
列重置和阵列接口瓦片重置的组合（参考AI引擎阵列层级）实现了部分重新配置用例，其中包括AI引擎瓦片和阵列接口瓦片的子阵列可以被重置和重新编程而不干扰相邻子阵列。在AI Engine阵列配置中有两种顶级方案：通电时的AI Engine阵列配置和AI Engine阵列部分重新配置。2.使用NPI配置AI引擎阵列：上电后，PMC使用NPI接口对AI引擎阵列中的不同全局寄存器（例如PLL配置寄存器）进行编程。5.AI引擎阵列编程：AI引擎阵列接口需要从NoC接口通过内存映射的AXI4进行配置。
2025-04-28 09:58:25
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原创 Versal Adaptive SoC AI Engine 知识分享6
之所以需要它，是因为每个通道的寄存器宽度为48或80位，而向量寄存器和数据存储器的宽度为8、16、32或64位2的幂。例外情况（从位0到7）：零，无穷大，微小（下溢），巨大（上溢），不精确，巨大的整数和除以零。累加器到级联流和级联到累加器：级联流以链的形式连接阵列中的AI引擎，并允许AI引擎将累加器寄存器（384位）从一个传输到下一个。乘法累加器（MAC）路径：主乘法路径从向量寄存器读取值，以用户可控的方式排列它们，执行可选的预加，将它们相乘，并且在一些后加之后，将它们累加到累加器寄存器的先前值。
2025-04-21 14:29:40
995
原创 Versal Adaptive SoC AI Engine 知识分享5
AI Engine是一款高度优化的处理器，具有单指令多数据（SIMD）和超长指令字（VLIW）处理器，支持定点和浮点精度。如下图所示，AI Engine 有一个内存接口，一个标量单元，一个向量单元，两个加载单元，一个存储单元，以及一个指令提取和解码单元。32位标量RISC处理器○通用指针和配置寄存器文件○支持非线性函数（例如：sqrt、Sin/Cos和InvSqrt）○标量ALU，包括32 x 32位标量乘法器○支持标量定点和标量浮点之间的数据类型转换三个地址生成器单元（AGU）
2025-04-17 09:23:29
725
原创 Versal Adaptive SoC AI Engine 知识分享4
为了馈送存储器映射的AXI 4接口，NoC模块包含存储器映射的AXI 4桥，其接受来自NoC NSU接口的存储器映射的AXI 4传输，并且充当内部存储器映射的AXI 4接口开关的存储器映射的AXI 4主设备。然后，内部错误（如PLL锁定丢失）与四个传入中断进行OR运算，得到的四个中断直接连接到NPI接口上的NPI中断信号，NPI接口是一个32位宽的存储器映射AXI4总线。中的存储器映射的AXI 4互连能够将传入的存储器映射的信号水平地移动到正确的列，然后通过开关将它们垂直地转发到该列的底部。
2025-04-14 16:27:47
896
原创 Versal Adaptive SoC AI Engine 知识分享3
本节描述了AI Engine阵列内以及AI Engine Tile和可编程逻辑（PL）之间的数据通信示例。
2025-04-10 10:02:03
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原创 软件定义无线电42
该算法是为基于分组的OFDM协议设计的，特别是IEEE 802.11系列标准，它利用由固定长度序列的重复版本组成的序文的自相关特性。相反，延迟的时序偏移导致属于下一个OFDM符号的CP的一部分被包含在当前OFDM符号的FFT窗口中。这是通过特殊设计的训练序列来实现的，这些序列是发射机和接收机都知道的，并且可以在接收机中使用自相关和互相关技术来检测。在基于OFDM的标准中，如IEEE 802.11，通常定义了最坏情况下的采样频率偏移(和CFO)，制造商必须遵守该标准，以便其设备符合标准。
2025-04-08 13:11:50
867
原创 软件定义无线电41
因此，我们可以把OFDM符号的开始放在CP内的任何地方，只要我们补偿由此产生的相移(这是由均衡器补偿的)。在左边，多径信道的瞬态阶段现在发生在CP期间，因此不影响子载波。可以观察到，由于保护间隔是使用OFDM符号的一部分形成的，因此在CP和OFDM符号的开始之间没有不连续。因此，通过采用正交子载波，信号可以在频率上重叠或，并在接收器上分离，而不需要昂贵的带通滤波器，这与通用MCM不同。注意，OFDM符号之间仍然存在不连续，但这些可以通过应用窗口技术在一定程度上减轻，以类似的方式在频谱分析中使用的窗口。
2025-04-07 14:10:50
134
原创 Versal Adaptive SoC AI Engine 知识分享2
块DMA控制器分为两个单独的模块，S2MM用于将流数据存储到内存（32位数据），MM2S用于将内存的内容写入流（32位数字）。电路交换流中传输的字的延迟是确定的；都有一个AXI4流互连（也称为流交换机），它是一个完全可编程的32位AXI4串交叉开关，并通过内存映射的AXI4互连进行静态配置。对于四个方向（南、西、北和东）中的每一个，偶数和奇数端口都有单独的端口，以及三个地址生成器、两个负载和一个存储。较低的18位表示0x0000到0x3FFFF的块地址范围，后面是表示行位置的5位和表示列位置的7位。
2025-04-07 09:55:18
649
原创 软件定义无线电40
子载波频率是正交的，这使得干扰子信道可以在接收机处分离，与非正交多载波调制(MCM)相比，提高了频谱效率。此外，循环前缀(CP)保持了多径信道中子载波的正交性，提供了一种防止信道引起的码间干扰(ISI)的机制。这些子通道中的每一个都足够窄，以确保它们单独经历“平坦衰落”，这意味着单个子通道的响应是恒定增益，或简单的线性响应。在单载波系统中，如QPSK和QAM，均衡器通常在时域中使用自适应滤波器实现，其权重使用发送端和接收端都知道的训练序列更新以及自适应算法，如递归最小二乘(RLS)或最小均二乘(LMS)。
2025-04-03 09:59:06
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原创 Versal Adaptive SoC AI Engine 知识分享1
Engine具有自定义存储器层次结构、AI互连上的多播流功能以及AI优化的向量指令支持，可针对各种计算密集型应用进行优化，例如，支持所有经典无线电功能以及宽带/多频带功能的高级无线电系统、5G无线通信、（无需使用基于矢量DSP的ASIC），以及通过在可接受的性能下实现确定性延迟和低神经网络延迟，在数据中心应用中实现机器学习推理加速。Versal AI Core系列通过AI Engine提供突破性的AI推理加速，专为广泛的应用程序而设计，包括用于动态工作负载的云和用于大带宽的网络，同时提供高级安全功能。
2025-04-02 15:37:24
859
原创 软件定义无线电39
使用Simulink使系统设计人员能够在将IP功能集成到Vivado设计之前快速模拟和测试IP功能，例如，可以利用Simulink源块为仿真提供适当的刺激，并且可以使用Sink块来可视化时间和频域的结果。此外，这是在设计中设置时钟速率和采样速率的地方。对于SDR设计，这可能涉及在接收器的信号处理链中较早地抽取信号，或者相反，在发射器的信号处理链中较晚地插值。根据PL设计的大小，生成一个新的比特流可能需要很长时间，因此，PL调试可能是一个耗时的过程，特别是如果需要多次重新生成比特流，以尝试不同的解决方案。
2025-04-02 10:26:54
611
原创 软件定义无线电38
启用的RF-ADC片提供了一个输出时钟，它驱动相同片的AXI4-Stream输入，以及设计中以相同频率工作的其他IP的AXI4-Stream接口。如图13.12所示，RFDC内的每个磁都有自己的差分输入时钟，该时钟可以来自采样时钟(时钟速率等于采样速率)，也可以来自较低频率的参考时钟，该参考时钟可以使用内部磁片锁相环将其放大到采样速率。在期望的采样率非常高的情况下，例如靠近PL和RFDC之间的接口，这可能会促使设计更改，例如增加RFDC中进行的抽取或插值的数量，以允许在PL中使用较低的采样率。
2025-04-01 09:52:31
977
原创 软件定义无线电37
硬件平台可以是预合成形式，它不包含比特流，但可以更快地构建，或者是实现后形式，它包含已实现的设计和最终的比特流。Vitis加速库——开源，性能优化的硬件加速库，用于常见的数学，DSP和统计功能，以及特定领域的工作流，如机器学习(ML)，图像处理等。设计的硬件和软件元素通常一起进行测试，例如，只有在硬件设计成功编程的情况下，才能对基于PS的驱动程序进行全面测试。因此，调试和解决错误的过程是硬件软件协同设计方法的一部分——硬件设计中的错误修复需要在PS中进行测试，而PS中的更改需要使用硬件设计进行测试。
2025-03-31 10:32:23
439
原创 软件定义无线电36
设计中所有基于PL的组件都必须包含在HDL描述中，包括外部IO，内存，使用的任何强化资源(如RFDC或SD-FEC块)以及与PS的接口。RFSoC设备在PL和PS中实现了该标准的第四次迭代(AXI4)，并且有三种关键类型的AXI4总线可用于RFSoC设计:AXI4, AXI4-lite(都用于内存映射接口)和AXI4-stream(用于点对点数据传输)。AMD提供用于RFDC和SD-FEC模块的IP内核，以及用于DSP和通信的丰富的高价值内核库，可加速SDR硬件设计，以及用于一系列应用的更多IP。
2025-03-28 10:27:55
653
原创 软件定义无线电35
最突出的杂散通常是谐波，位于输入频率的整数倍，这是由非线性引起的样率和信号频率(这决定了奈奎斯特工作区域)。制造商使用噪声谱密度(Noise Spectrum Density，NSD)作为测量和表示RF采样设备噪声性能的替代方法此外，NSD给出了数据转换器灵敏度的更真实的图像，确定其捕获低功率信号的能力。最突出的杂散通常是谐波，位于输入频率的整数倍，这是由数据转换器和外部组件非线性引起的。此外，交错ADC由于子ADC之间的直流偏置、增益和相位不匹配而产生杂散，其频率与数据转换器的输入频率和采样率有关。
2025-03-27 10:49:04
662
原创 软件定义无线电34
12.3 频率规划即使最好的数据转换器中也存在噪声和杂散，因此必须采用策略来减轻它们的影响，如频率规划。它利用了许多杂散的确定性与其频率内容的可计算性。根据一组已知的参数预测频谱中杂散的位置相对简单，频率规划涉及调整这些参数以避免杂散分量和感兴趣的信号之间的重叠，并将杂散定位在可以通过滤波轻松去除的频率上。 到目前为止，在我们的讨论中，我们只直接计算了杂散的频率，而忽略了ADC情况下混叠效应的讨论。作为ADC采样过程的结果，位于高奈奎斯特带的杂散将被混叠回第一个奈奎斯特带，增加了杂散干扰感兴趣信
2025-03-26 11:02:31
923
原创 软件定义无线电33
需要注意的是，当增加采样率时，噪声的总能量保持不变。最好的情况是数据转换器的分辨率和它的ENOB是相等的，但在实践中通常不是这样。例如，一个数据转换器可能被宣传为具有10位的分辨率，但由于本章讨论的噪声和频谱成分，其实际分辨率可能只有8.5位。在考虑孤立的数据转换器，即忽略外部元件的影响时，设计人员可以参考制造商的数据表来了解谐波性能的信息。例如，ZCU208和ZCU216 RFSoC开发板使用单独的时钟子板CLK104，它使用两个参考时钟，抖动清除器和时钟合成器为数据转换器创建必要的时钟信号。
2025-03-25 10:57:19
813
原创 软件定义无线电32
可变输出电流(Gen 3/DFE)——允许RF-DAC的输出电流进行控制，此选项在文件中的所有rf - dac中都是持久的，不能为单个rf - dac设置。如果使用中频级，RF- DAC的输出另外经历模拟混合级，将信号调制到基带以上的频率，但低于最终的RF载波频率。在C2C 模式中，DUC的I/Q输出在整个数据路径中保持独立，Q信号到奇数RF-DAC，而I信号继续沿着偶数RF-DAC。在C2C 模式中，DUC的I/Q输出在整个数据路径中保持独立，Q信号到奇数RF-DAC，而I信号继续沿着偶数RF-DAC。
2025-03-24 09:50:24
822
原创 软件定义无线电31
与RF-ADC采样链一样，第一个FIR滤波器级具有最锐利的截止，由于感兴趣的信号与要衰减的频谱图像位置之间的差距越来越大，随后的滤波器具有逐渐更宽松的响应。RFSoC结构为tile和block的层次结构，每个单独的RF-DAC和RF-ADC包含在一个block中，一个，两个或四个block组成一个tile，具体取决于器件。可用tile的数量也根据设备的不同而不同。RF-DAC和RF-ADC之间的一个明显区别是，RF-DAC的分辨率在所有设备上都是14位，而RF-ADC的分辨率则是12位和14位混合配置。
2025-03-21 10:41:12
757
原创 YunSDR AIR：从架构革新到智能融合的演进之路
基于Sora系列产品的成功经验，威视锐科技在2013年推出了YunSDR系列SDR平台，采用ADI和AMD(XILINX)最新的射频收发器和FPGA，提供高性能大带宽的接口，一直在引领软件无线电行业的硬件更新，率先推出四通道200MHz带宽的Y590，率先支持40G/100G光口和PCIe3.0x16。YunSDR系列Y780支持8x8的200MHz带宽，已经是第二代软件无线电的极限规格，典型的Y590支持4x4的200MHz带宽，可以满足4G和5G的大部分应用场景。
2025-03-18 13:53:17
821
原创 软件定义无线电30
如果我们想要使用最大采样率为10 MHz的DAC传输8 MHz正弦波，这似乎是不可能的，因为根据奈奎斯特采样定理，DAC可以表示的最高频率仅小于5 MHz，即远低于感兴趣的8 MHz音调。如图11.3所示，正弦响应导致DAC输出的幅值在较高频率下下降，值得注意的是，第二个奈奎斯特带的幅值也比第一个奈奎斯特带的幅值更不平坦——这会导致失真，尤其是对宽带信号的影响。正如前面几页所提到的，DAC的频率响应不是平坦的，特别是在奈奎斯特带的边缘，这意味着这些区域内的信号会衰减并且经常失真。
2025-03-17 11:12:13
526
原创 软件定义无线电29
从中频到基带的解调使两侧频谱的频率下降了300 MHz，使得目标信号占据了-50 ~ 50 MHz的频率范围，而负频谱占据了-650 ~ -550 MHz的频率范围，如图10.6(d)所示。在本例中，使用4Gsps的RF-ADC采样率，模拟RF信号占据奈奎斯特一区的频谱，因此RF- ADC可以直接将其数字化如图10.2(a)所示。这是通过使用具有中心频率的复(I/Q)模拟混频器实现的，该混频器产生一个复基带信号，如图10.8(b)所示，该信号提供给RF-ADC对的输入端。
2025-02-24 14:18:58
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原创 软件定义无线电28
因此，衰减和混叠的影响在每个奈奎斯特区的边缘特别明显，如图9.30所示，RF-ADC采样率为 4 GSps。举一个简单的例子，假设接收到的信号落在奈奎斯特区的边缘区域内，这是不希望的，但可以很容易地通过调整RF-ADC采样频率来解决。从本质上讲，每个RF-ADC片都是独立计时的，并且片内的延迟是一致的。如果使用模拟I/Q(复)混频器对接收到的射频信号进行解调，则它成为一个复模拟信号，即我们获得两个信号分量，一个用余弦(I)解调，另一个用正弦(Q)解调，它们一起形成一个复信号，因此需要一对RF-ADC。
2025-02-20 17:44:55
783
原创 软件定义无线电27
这些滤波器的设计是固定在硬件上的，并且滤波器的权重不是用户可定制的。其中，FIR2具有最陡峭的过渡带，如果需要按2抽取，则只使用该FIR，此时抽取器的幅度响应相当于FIR2的幅度响应。在RF-ADC内，NCO频率应理想地与接收信号的载波频率和相位相匹配，以便可以在基带找到差分信号，如图9.13所示。在这些设备上，可以通过1x(旁路)，2x, 3x, 4x, 5x, 6x, 8x, 10x, 12x, 16x, 20x, 24x和40x进行抽取，这意味着需要比第1代或第2代设备更复杂的滤波器链。
2025-02-19 10:37:13
359
原创 软件定义无线电26
通过使用ADC交错，输入信号由每个子ADC同时采样，使用m个子ADC，有效采样率比单个ADC提高了m倍，这就是所谓的交错因子。每个RF-ADC可以单独配置，也可以作为一对的一部分，分别用于实信号和复信号。图9.8展示了第一二代Dual tile的配置，它与Quad tile非常相似，但只存在两个RF-ADC，既可以单独操作，也可以成对操作来接收复信号。第三代RF-ADC也允许时钟分布在RF-ADC和RF-DAC中，如图9.12所示，允许一个RF-ADC片将其时钟分布到链中其他相邻的片上。
2025-02-18 15:55:43
917
原创 软件定义无线电25
图8.19给出了示例场景的过滤器设计，在这个“等纹波”设计中，通带纹波为0.1dB，阻带衰减为60dB，通带和阻带边缘分别设置为100 MHz和150 MHz。另一种方法是将16的整体比率划分为更小的抽取阶段，这种方法可以用于任何所需的比率，除了素数。首先，使用较小的抽取比，可以利用半带滤波器的特性，降低计算速率，其次，每个滤波器的设计可以放松。大多数SDR架构需要数字上转换和下转换阶段，这些转换位于A/D和数字基带级之间，包括信号的频率转换和采样率的变化。这些通常是圆柱形的，安装在桅杆或建筑物的顶部。
2025-02-17 10:28:35
668
原创 软件定义无线电24
为了利用SDR构建模拟调频无线电发射机，数字基带级必须对源音频流进行处理，形成立体声调频复用，进行基带调频调制，最后调整采样率、采样格式和采样幅度，使其达到目标16位字长，平均采样幅度为±26214。为了使用SDR进行精确的信号测量(例如用作频谱分析仪)，需要进行校准，以调整采样信号功率的增益，使其与真实的RF信号功率相匹配。信号到达基带后进行进一步的DSP处理。现在的A/D转换器可以达到多Gsps速率，这意味着全数字无线电可以用于越来越多的频段，最终采用了直接对射频信号进行采样的方案，如图8.6所示。
2025-02-14 15:11:44
858
原创 软件定义无线电23
RF-ADC可以单独用于实输入，也可以成对用于正交或复输入。例如，具有8个RF-ADC的RFSoC器件可以支持多达八个实输入通道，或四个正交通道，或四个复通道。同样的，RF-DAC可以单独使用来产生实输出信号，也可以成对使用来产生正交或复信号。成功应用这些原理的关键是要意识到实信号的单边频谱、实频谱的双边频谱(对称的)和复杂信号的双边频谱(不对称的)之间的区别。在图7.23中，给出了正交混频器和复指数混频器的等效性，包括RFSoC中的RF-ADC和RF-DAC。阅读更多精彩文章，请关注订阅号：威视锐科技。
2025-02-10 16:54:27
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原创 YunSDR通信小课堂-38
Simulink接收到AD的数字信号，为基带IQ信号，由于数据速率的问题，我们将AD的采样率设置为4.8MHz（最低是4MHz，最大不能超过10MHz），然后将数据进行两级抽取，分别为20倍和5倍，将数据速率降低到48KHz，然后利用一阶差分方程计算瞬时频率值，进行FM解调，最后进行去加重处理，直接送入音频播放器播放即可。本方案实现的是单声道信号的解调。在接收端信号解调后，恢复出主信道与副信道信号，通过对副信道信号的解调，恢复出‘差’信号，再通过与处于主信道的‘和’信号的和差组合，最后恢复出左右信号。
2025-02-06 10:29:08
717
原创 软件定义无线电22
与单载波调制相反，使用QAM的动机是带宽效率。调幅信号所需要的带宽为基带带宽的两倍，可以说AM的效率只有50%，QAM允许提高效率。因为两个信号是使用相同频率的正交载波传输的，因此占用相同的带宽。由于载波相位相距90度，这两个信号是正交的，彼此不干扰，可以在接收器上完美地分离和恢复。在接收端，QAM解调器同样使用两个本地载波来解调信号，间隔为90°。解调器如图7.14所示，并假设信道中没有信号退化的理想情况。如图7.17的框图，描述了在载波频率上使用复指数对复基带信号的调制。
2025-02-06 09:53:43
217
原创 YunSDR通信小课堂-37
其中，Barker Code Symbol Generation模块采用和发送端一样的训练序列进行QPSK调制，获得26 symbols的QPSK信号，其作用有两个：一是和缓存了两帧的接收数据进行互相关运算，互相关运算模块为Compute Delay，然后送入Align Data找到最大索引值，完成帧同步；读者可以更直观的了解接收机的各个同步部分对通信系统的重要作用以及对信号的影响，更清楚的理解其原理。在进行解调译码之前，我们必须精确的找到起始帧的开始，这样才能完整正确的恢复出解调信息。
2025-02-05 13:27:39
303
原创 软件定义无线电21
解调一个简单的调幅信号的过程是直接的，因为在接收机中产生的用来解调信号的载波信号与输入信号具有完全相同的频率和相位。解调过程包括将接收到的信号与本地产生的载波相乘，这个过程产生了两组频率分量：一组在基带，另一组在载波频率的两倍，可以方便地用低通滤波器去除，图7.11展示了一个解调示例，采用了式（7.10）的调制信号。我们经常用复信号的方式来表示接收机中的信号，即一使用个同时包含实部和虚部的信号。需要注意的一个关键点是，如果一个信号只有实值，那么它的实值频谱也是偶对称的，而它的虚值频谱是奇对称的。
2025-02-05 11:22:26
353
原创 YunSDR通信小课堂-35
另外，加扰可以让载波的频谱平滑有序。由于我们的数据发送模块要求的数据长度为2048bits，所以将4帧的已调QPSK信号组合为一帧再发送，实验使用Matrix Concatenate模块进行数据拼接，您也可选用buffer模块进行数据缓存再发送。综上所述，QPSK的发送序列的长度为256bits，其中前26bits为一个13bits的Barker Cold复制两次组成，后230bits为payload，前105bits为“Hello world ###”的ASCII码，后125bits为2进制随机序列。
2025-01-22 14:14:27
678
原创 软件定义无线电20
第二个要求是在接收符号的最大影响点(即达到最佳信噪比的瞬间)对其采样的时域过程，该点与形状脉冲的中心相对应。可能的脉冲形状包括矩形，半正弦，高斯，可能是最流行的-凸起余弦(RC)。虽然RC脉冲持续了几个符号周期，但它避免了符号间干扰(Inter-Symbol Interference，ISI)，前提是在理想的时序瞬间对信号进行采样，即最大效果点，以便检索符号。如图6.25显示了连续脉冲产生的RC响应，在最大影响点(即每个脉冲响应的峰值，振幅最大)，所有其他脉冲的振幅贡献正好为零。
2025-01-21 13:53:27
333
原创 YunSDR通信小课堂-34
我们提供已经编译好的YunSDR硬件与simulink进行数据交互的数据发送和接收模块，分别为tx_ad9361和rx_ad9361，其对应的mex文件为YunSDR_transmitter.mexw64和YunSDR_receiver.mexw64，您所进行的任何基于YunSDR的simulink项目的文件下面都必须包含此两个mex文件，以使模块能够找到对应的S函数来执行。需要指出的是，发送和接收模块是相互独立的，也就是说，只运行发送模块或接收模块，都会使得YunSDR的各个参数配置完毕并可正常工作。
2025-01-21 11:08:04
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