FPGA时序分析与时序约束（Vivado）

于 2024-01-18 15:17:36 发布
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分类专栏： FPGA 文章标签： fpga开发 时序分析与约束
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FPGA时序分析与时序约束（Vivado）

（1）内部资源

后缀L的这个单元中，会生成锁存器
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查看布线
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定位线路
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（2）传输模型分析（寄存器到寄存器）

时间分析，还要考虑数据变化的建立时间与保持时间
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经过图上计算可得公式 ：
Tsu裕量 = （Tskew + 时钟周期 - Tsu） - （Tco + Tdelay）
Thd裕量 = Tco + Tdelay - Thd
两个时间都大于0，才能保证系统不产生亚稳态。
建立时间裕量、组合逻辑延时决定时钟最高频率

一级逻辑级数延迟约为0.4ns

（3）时序约束操作

1 约束主时钟

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结果

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2 约束衍生时钟

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结果
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3 设置时钟组

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（4）查看报告

  1. 查看统计
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  2. 有问题分析路径
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    3.查看详细计算过程
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