Count clock（Verilog HDLs）

最新推荐文章于 2024-03-30 11:34:04 发布
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分类专栏： Verilog HDLbits 文章标签： verilog 单片机
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本文链接：https://blog.csdn.net/Squirrel_fish/article/details/121135736
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该博客介绍了如何使用Verilog HDL设计一个12小时制的计数器，包括am/pm指示器。计数器由clk信号驱动，ena信号在每秒时触发增加，reset信号用于将计数器重置为12:00 AM。内容详细解析了分、秒、时之间的进位逻辑，并采用层次化建模方法，构建10进制、100进制到12进制和60进制计数器，特别强调了12进制计数器中个位的特殊处理。

摘要生成于 C知道 ，由 DeepSeek-R1 满血版支持， 前往体验 >

        创建一组适合用作 12 小时制的计数器（带有 am/pm 指示器）。 您的计数器由快速运行的 clk 计时，每当您的时钟应增加（即每秒一次）时，就会在 ena 上发出脉冲。reset 将时钟重置为 12:00 AM。 pm 是 0 代表上午，1 代表下午。 hh、mm 和 ss 是两个 BC（二进制编码的十进制）数字，每个数字表示小时 (01-12)、分钟 (00-59) 和秒 (00-59)。 复位的优先级高于使能，即使未使能也可能发生。以下时序图显示了从上午 11:59:59 到下午 12:00:00 的翻转行为以及同步复位和启用行为。

 

 

题目解析：构建12小时进制计数器，首先厘清 分、秒、时之间的进位关系

                   60秒进位分，同时秒归为0

                   60分进位时，同时分归为0

                   12时59分59秒达成计数器置为1时00分00秒

                   其次选择设计方式，我选择的是层次化建模：

                   首先构造10进制计数器，然后经由10进制构成100进制计数器，通过十进制计数器

                   以构成12进制和60进制计数器（方法是通过调节置数信号或置零信号使其归位）

module bcd_1(//由于60位计数置数&#
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