HDLBits——Module shift

MinJohnson

于 2020-08-23 10:55:38 发布

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分类专栏： FPGA/Verilog 文章标签： fpga/cpld verilog 嵌入式 fpga

本文链接：https://blog.csdn.net/Programmer_jzm/article/details/108180447

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本文探讨了在Verilog中如何使用中间变量实现模块的级联，通过具体实例讲解了如何避免连接歧义，强调了这种方法不仅适用于相同模块的级联，也适用于不同子模块之间的连线。

摘要生成于 C知道，由 DeepSeek-R1 满血版支持，前往体验 >

在这里插入图片描述

module top_module ( input clk, input d, output q );
    reg my_dff;
    wire wir1,wir2;
    my_dff instance1(.clk(clk),.d(d),.q(wir1));
    my_dff instance2(.clk(clk),.d(wir1),.q(wir2));
    my_dff instance3(.clk(clk),.d(wir2),.q(q));
endmodule

本题关键在于建立中间变量来连接这三个相同的模块
细心的朋友会发现my_dff有单个，如果我们不采取我上面所写代码中的中间变量wir1 和 wir2 ，在连接q端口与d端口之间的连线时会出现不知道这个q端口到底连接的是哪个d端口，而引入了wir1和wir2 就很明确了，这种引入中间连线的方法不单单适用于这种相同模块的例化连线，对不同子模块之间的连线同样适用