HDLBits——Module position(根据位置来例化)

MinJohnson

于 2020-08-23 09:28:32 发布

阅读量349

点赞数 1

分类专栏： FPGA/Verilog 文章标签： fpga/cpld 嵌入式 verilog 电脑硬件

本文链接：https://blog.csdn.net/Programmer_jzm/article/details/108179398

版权

FPGA/Verilog 专栏收录该内容

25 篇文章

订阅专栏

本文通过对比正确与错误的Verilog代码示例，详细解析了在Verilog中进行模块实例化时常见的错误——多用了连接符'.'，强调了遵循正规法的重要性。对于初学者来说，这是一个容易忽视但至关重要的细节。

摘要生成于 C知道，由 DeepSeek-R1 满血版支持，前往体验 >

在这里插入图片描述
本题是为前一篇博文里Module的其中一种方法单独出的一道题目

正确解法如下：

module top_module ( 
    input a, 
    input b, 
    input c,
    input d,
    output out1,
    output out2
);
    mod_a instance1(out1,out2,a,b,c,d);
endmodule

错误解法如下

module top_module ( 
    input a, 
    input b, 
    input c,
    input d,
    output out1,
    output out2
);
    mod_a instance1(.out1,.out2,.a,.b,.c,.d);
endmodule