优秀的 Verilog/FPGA开源项目介绍（二）-RISC-V

最新推荐文章于 2025-04-07 12:06:52 发布
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分类专栏： PCIe 开源FPGA和它的工具们 优秀的 Verilog/FPGA开源项目介绍 文章标签： 大数据 java 编程语言 人工智能 linux
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本文介绍了RISC-V指令集架构及其开源处理器项目，包括darkriscv、picoRiscV、cva6、VexRiscv等多个实现。这些项目各具特色，适合不同程度的学习者，有的在FPGA上运行良好。此外，文章还提及平头哥无剑100、Hummingbirdv2 E203等商业项目，展示了RISC-V在国内的应用和发展。

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优秀的 Verilog/FPGA开源项目介绍（二）-RISC-V

关于RISC-V的二三事

risc-v官网

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https://riscv.org/

RISC-V（跟我读：“risk----------------five”）是一个基于精简指令集（RISC）原则的开源指令集架构（ISA）。

这里要明确两个概念：指令集规范（Specification）和处理器实现（Implementation）是两个不同层次的概念，要区分开。指令集（ISA）是规范标准，往往用一本书或几张纸来记录描述，而处理器实现是基于指令集规范完成的源代码。RISC-V是一个指令集规范。

我们可以基于x86/ARM/ RISC-V指令集，进行处理器微架构设计和实现形成源代码，并通过流片最终形成芯片产品。其中指令集规范与处理器实现的知识产权是独立的，不能混为一谈。

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优秀的 Verilog/FPGA开源项目介绍（四）- Ethernet
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RISC-V 开源项目指南
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RISC-V 开源项目指南 riscvRISC-V CPU Core (RV32IM)项目地址:https://gitcode.com/gh_mirrors/ri/riscv 项目介绍 RISC-V 开源项目 是一个基于 RISC-V 指令集架构的开源硬件项目。由 UltraEmbedded 维护，它致力于提供一套完整的软硬件解决方案，以支持 RISC-V 架构在嵌入式领域的应用和发展。RIS...
risc-v core Verilog源码
11-27
risc-v core的Verilog源码，
300个fpga练手项目推荐
最新发布
qq_62784677的博客
04-07 1330
• 按键设置BPM，LED和蜂鸣器同步打拍（支持4/4、3/4拍）• 例：先实现DDR3控制器（基础），再构建视频处理流水线（集成）◦ 驱动小型e-Paper显示日期/时间（SPI接口，静态刷新）◦ 音频输入经FFT后，用LED柱状显示频率能量（8频段简化）◦ 通过HC-05模块接收手机指令，控制电机方向（前进/后退）• 随机点亮LED，用按钮响应，数码管显示反应时间（毫秒级）• 8个LED旋转闪烁，按钮停止后显示中奖编号（带减速动画）• 用4方向按键输入手势（如→→←↑），正确后点亮绿色LED。
五、分享优秀的 RISC-V 项目资源
最是书香能致远，腹有诗书气自华
01-31 2038
OpenV: 支持RV32的开源微处理器，Verilog，MIT Licensed，OnChipUIS，来源于哥伦比亚的Universidad Industrial de Santander。PicoRV32: Clifford Wolf设计的(针对FPGA)RV32微处理器，Verilog，ISC Licensed。ORCA: 支持RV32的开源微处理器，VHDL，BSD Licensed，VectorBlox。
RISC_CPU工程 verilog实现
11-12
基于FPGA的16位RISC_CPU设计__源自曹晓亮的博客
推荐开源项目：riscv-rust —— 起航探索RISC-V的无尽潜力
gitblog_00008的博客
05-20 440
推荐开源项目：riscv-rust —— 起航探索RISC-V的无尽潜力 riscv-rustRISC-V processor emulator written in Rust+WASM项目地址:https://gitcode.com/gh_mirrors/ri/riscv-rust 在软件开发的海洋中，拥有一款强大的处理器和设备模拟器就像是一艘引领创新前行的旗舰。今天，我们向您隆重推荐一个由R...
RISC-V处理器设计（四）—— Verilog 代码设计
欢迎一起交流问题！
11-06 6777
从6月底刚开始接触 risc-v 架构，到现在完成了一个 risc-v cpu 的设计，并且成功移植了 rt-thread nano 到本 cpu 上运行，中间经过了 4个多月的时间，遇到了数不清的问题，也想过放弃，但好在最后还是坚持下来了，并且最终项目也得到了 gitee 的推荐，可以说是功夫不负有心人把。
优秀的 Verilog/FPGA开源项目介绍（二十一）- 卷积神经网络（CNN）
OpenFPGA的博客
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介绍在深度学习中，卷积神经网络（CNN或ConvNet）是一类人工神经网络（ANN），最常用于分析视觉图像。CNN 也称为移位不变或空间不变人工神经网络(Shift Invariant or Space Invariant Artificial Neural Networks ,SIANN )，它基于卷积核或滤波器的共享权重架构，沿输入特征滑动并提供称为特征映射的平移等变...
优秀的 Verilog/FPGA开源项目介绍（六）- MIPI
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MIPI的协议我就不详细介绍了（可以查看<下面的二维码>），这里和开源方案比较接近的即使FPGA实现MIPI物理层（DPHY）中电气属性相关的几种方案：MIPI DPHY RX...
适宜FPGA实现的RISC-V代码
04-23
本代码为用VexRiscv项目生成的verilog测试代码, 采用Altera公司的MAX10芯片实现, 工作频率可达120Mhz以上. 可利用OpenOCD实现JTAG调试. 相比之下,其它许多RISC-V代码大多对FPGA并不友好, 编译后很少能跑到40Mhz以上,而且没有JTAG调试能力. 缺点是如果要自己对CPU进行配置,要学习SpinalHDL语言
sifive_RISCV_开源verilog代码
08-24
sifive_RISCV_开源verilog代码 sifive_RISCV_开源verilog代码
cva6:CORE-V CVA6是能够引导Linux的应用程序级别的6级RISC-V CPU
04-29
CVA6 RISC-V CPU CVA6是一个6阶段单发行有序CPU，它实现了64位RISC-V指令集。 它完全实现了第I卷：用户级ISA V 2.3中指定的I，M，A和C扩展以及特权扩展草案1.10。 它实现了三个特权级别M，S，U，以完全支持类Unix操作系统。 此外，它符合外部调试规范草案0.13。 它具有可配置的大小，单独的TLB，硬件PTW和分支预测（分支目标缓冲区和分支历史记录表）。 主要设计目标是减少关键路径长度。 出版物 如果您在学术工作中使用CVA6，则可以引用我们： @article{zaruba2019cost, author={F. {Zaruba} and L. {Benini}}, journal={IEEE Transactions on Very Large Scale Integration (VLSI) Systems}, tit
ara:PULP Ara是64位向量单元，与RISC-V向量扩展版本0.9兼容，可作为CORE-V的CVA6内核的协处理器
04-12
阿拉 Ara是充当CVA6内核协处理器的矢量单元。 它支持RISC-V Vector Extension 。 依存关系 检查DEPENDENCIES.md以获取Ara的硬件和软件依赖关系列表。 受支持的说明 检查FUNCTIONALITIES.md以检查Ara当前支持哪些指令。 开始吧 确保递归克隆此存储库以获取所有必需的子模块： git submodule update --init --recursive 如果任何子模块的存储库路径发生更改，请运行以下命令以将您的子模块的指针更改为远程存储库： git submodule sync --recursive 工具链 Ara需要RISC-V GCC工具链，该工具链应能够理解矢量扩展版本0.9.x。 要构建此工具链，请在项目的根目录中运行以下命令。 # Build the GCC toolchain make toolchain
【跟我学RISC-V】（一）认识RISC-V指令集并搭建实验环境
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跟我一起学RISC-V指令集吧
RISC-V 流水线 CPU 设计 Verilog
weixin_69763109的博客
12-12 3582
实验设计的是五段式流水线 CPU，分别为 IF（取指），ID（指令译码），EX（执行），MEM（访存），WB（写回）五个阶段，并且时钟周期由所有指令耗时最长的阶段决定。同时还有一个比较关键的在于需要解决结构冒险（寄存器可能同时需要读、写），控制冒险（跳转指令可能会改变指令顺序，但流水线读取每次是先读取静态 PC， 即 PC + 4），以及数据冒险（在本实验中是 RAW，即还未写回就以及需要进行读取）。以上这些问题需要通过设计转发单元，以及阻塞冲刷信号等等来实现。
RISC-V内核的32位微控制器设计与Verilog实现：从原理到代码的完整指南
qq_38334677的博客
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RISC-V（读作“risk-five”）是一个开放的指令集架构（ISA），它是为各种计算设备设计的，从微控制器到超级计算机。为了给大家一个直观的了解，我们将从零开始设计一个简单的RISC-V 32位微控制器，并使用Verilog进行实现。的模块，它模拟了时钟信号和重置信号，并实例化了我们的微控制器。的模块，它接受一个7位的操作码作为输入，并输出是否读取寄存器、是否写入寄存器和ALU操作类型。的模块，它接受两个32位的操作数和一个3位的操作类型作为输入，并输出一个32位的结果。首先，我们来实现寄存器文件。
RISC - V的快速了解
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RISC-V（发音为"risk-five"）是基于精简指令集计算（RISC）原则设计的一种开放标准指令集架构（ISA）。区别于x86或ARM等专有指令集架构，RISC-V允许任何组织或个人在遵守其开源许可协议的前提下，自由地使用、开发、制造和销售基于RISC-V的芯片和软件。这种开放性不仅推动了技术创新，还降低了进入门槛，使得更多的企业和研究机构能够参与到定制硬件解决方案的开发中。因此，RISC-V已经成为了教育、研究和商业领域中极为受欢迎的平台。
zephyr riscv启动流程
01-15
### Zephyr操作系统在RISC-V架构上的启动流程 对于基于RISC-V架构的设备而言，Zephyr操作系统的引导过程涉及多个阶段，这些阶段确保了从硬件初始化到应用程序执行的平滑过渡。以下是该过程中的一些重要环节： #### 初始化汇编代码 启动的第一步是在重置向量处开始执行一段特定于平台的汇编代码。这段代码负责设置栈指针并跳转至C语言入口函数`_start()`[^1]。 ```c void _start(void); ``` #### 架构层初始化 进入`_start()`之后，紧接着会调用一系列用于配置CPU核心特性的子程序，比如中断控制器、异常处理机制以及内存管理单元(MMU)，如果存在的话。这一步骤对于建立稳定可靠的运行环境至关重要。 #### SOC级与板载外设初始化 完成上述工作后，接下来要做的就是针对具体片上系统(SoC)及其连接的各种外部组件进行必要的参数设定和服务激活。这部分通常由专门设计好的驱动模块来实现自动化操作。 #### 调度器准备就绪 当所有的底层设施都已妥善安排完毕时，便可以着手构建多任务调度所需的各项资源——创建初始线程上下文结构体、分配堆栈空间等。最终目的是让第一个用户态进程能够顺利接管控制权并继续后续的应用逻辑开发。 #### 应用程序启动 随着一切准备工作结束，最后一步便是通过调用`main()`函数正式开启应用层面的任务流。此时开发者自定义的功能代码将得到执行机会，在此期间还可以利用RTOS所提供的API接口进一步增强软件性能表现。
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