笔试时间：2023年4月12日
文章目录
- 单选题
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- 1、System Verilog中，子类通过(关键字访问父类的成员
- 2、以下关于FPGA布局布线工具描述错误的是
- 3、FIFO的描述错误的有()
- 4、UVM中 uvm_warning/uvm_error/uvm_fatal 不受打印等级控制，会一直打印。该说法()
- 5、关于MOS管和三极管的描述错误的是
- 6、寻址容量为17k*8bit的RAM需要的地址线和数据线之和是多少(注: 地址和数据线不复用)
- 7、Modelsim仿真时，Verilog代码编译使用命令是
- 8、下面逻辑门必须上拉处理的是
- 9、对于采用200MHz的时钟的移位寄存器，将512右移成16，需要()ns
- 10、多级放大电路的输出级采用射极输出方式是为了使
- 11、下面对最大时钟频率描述正确的是
- 12、哪个因素不会影响设计在芯片中运行的最高频率
- 13、若某信号的标称频率为f0，实际频率为f，则频率准确度为:
- 14、Modelsim仿真时，可以在( )窗设置断点
- 15、若输入和输出PIN脚之间的逻辑处理只有组合逻辑，应使用以下哪种约束?
- 16、关于组合环下列说法错误的是()
- 17、下列哪个不属于分支语句
- 18、以下关于2bit格雷码的编码顺序描述，哪个是正确的
- 19、关于FPGA描述错误的是
- 20、在Verilog语言中，a=2'd3;b=5'h10;那么f{a,b}
- 21、报文长度为65bytes，fpga处理位宽为64bit，采用250M工作时钟，包处理性能为 ()M。
- 22、FPGA内使用相同时钟沿的同步数字电路，最高频率和下列哪些因素无关
- 23、FPGA开发工具综合步骤不支持的输入文件类型是 ()
- 24、某微机最大可寻址的内存空间为4GB，其地址总线至少应有()条
- 25、关于FPGA约束文件，下面说法哪一项是错误的
- 26、以下结构不能并行的是
- 27、以下哪种资源不属于FPGA的组成部分
- 28、关于tco描述正确的是()？
- 29、实际的数字电路中，通常会用哪两种表示0V和VDD
- 30、xilinx ultrascale+系类的FPGA器件采用了16nm的生产工艺，这里的16nm指的是什么?
- 多选题
单选题
1、System Verilog中，子类通过(关键字访问父类的成员
【A】super
【B】this
【C】parent
【D】virtual
解析：略
在SystemVerilog中，子类访问父类的成员变量，应该使用super关键字。而this关键字表示当前对象的指针，不是用来访问父类成员的。parent关键字在SystemVerilog中并不存在。而virtual关键字则表示虚函数，用于实现多态性。因此，正确答案为A。
参考答案：A
2、以下关于FPGA布局布线工具描述错误的是
【A】布局布线工具可以按照功耗优先模式进行布局布线活动
【B】布局布线工具可以按照性能优先模式进行布局布线活动
【C】布局布线工具可以按照资源优先模式进行布局布线活动
【D】FPGA工具在布局布线完成后进行静态时序分析的时候才会首次使用时序约束文件
解析：选项D的描述是错误的。时序约束文件通常在整个FPGA设计流程中的多个阶段使用，而不仅仅是在布局布线完成
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