SystemVerilog随机系统函数$random使用方法 - FPGA

### SystemVerilog 随机函数的使用方法 在SystemVerilog中，`$random` 和 `rand`/`randc` 关键字用于实现随机化功能。这些特性使得测试平台开发更加灵活和强大。 #### 使用 `$random` 此内置函数返回一个32位整数范围内的伪随机数值[^1]： ```verilog initial begin int my_random_number; my_random_number = $random; // 默认种子 end ``` 也可以通过传递参数来控制种子值，从而影响产生的序列: ```verilog int seed_value = 42; my_random_number = $random(seed_value); ``` 对于更复杂的场景，可以创建具有特定分布特性的随机变量： ```verilog real gaussian_rand; gaussian_rand = $dist_normal(0, 1); // 正态分布均值为0标准差为1 ``` #### 利用 `rand` 和 `randc` 变量声明 除了内联调用外，还可以定义类成员作为随机变量。这允许约束条件的应用以及更为精细的行为定制。 - **`rand`**: 表示该字段应被随机赋值。 - **`randc`**: 类似于`rand`, 不过它会确保在整个模拟过程中不会重复相同的值直到所有可能取值都被遍历一遍。 下面是一个简单的例子展示如何在一个类里面应用这两种修饰符: ```verilog class packet; rand bit [7:0] addr; randc bit [7:0] data; constraint c_addr {addr inside {[8'h0 : 8'haa], [8'hff]};} function new(); void'(this.randomize()); endfunction endclass ``` 在这个案例里，地址(`addr`)将会按照给定范围内均匀分布的方式选取；而数据(`data`)则会在整个运行周期内依次采用不同的八位二进制组合形式。